論文の概要: Dataflow Aware Mapping of Convolutional Neural Networks Onto Many-Core Platforms With Network-on-Chip Interconnect

• arxiv url: http://arxiv.org/abs/2006.12274v1
• Date: Thu, 18 Jun 2020 17:13:18 GMT
• ステータス: 処理完了
• システム内更新日: 2022-11-19 14:25:20.373323
• Title: Dataflow Aware Mapping of Convolutional Neural Networks Onto Many-Core Platforms With Network-on-Chip Interconnect
• Title（参考訳）: ネットワークオンチップ接続による多コアプラットフォーム上の畳み込みニューラルネットワークのマッピング
• Authors: Andreas Bytyn, Ren\'e Ahlsdorf, Rainer Leupers, Gerd Ascheid
• Abstract要約: マシンインテリジェンス、特に畳み込みニューラルネットワーク(CNN)は、ここ数年で大きな研究領域となっている。 複数の同質なコアで構成される多コアプラットフォームは、データフローマッピングの労力の増大を犠牲にして、物理実装に関する制限を緩和することができる。 この作業は、最小限のランタイムと最小限のオフチップメモリアクセスに対して、最適化目標の異なるシングルコアレベルから始まる自動マッピング戦略を示す。 この戦略は、適切なマルチコアマッピング方式に拡張され、ネットワークオンチップ相互接続によるスケーラブルなシステムレベルシミュレーションを用いて評価される。
• 参考スコア（独自算出の注目度）: 0.0764671395172401
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Machine intelligence, especially using convolutional neural networks (CNNs), has become a large area of research over the past years. Increasingly sophisticated hardware accelerators are proposed that exploit e.g. the sparsity in computations and make use of reduced precision arithmetic to scale down the energy consumption. However, future platforms require more than just energy efficiency: Scalability is becoming an increasingly important factor. The required effort for physical implementation grows with the size of the accelerator making it more difficult to meet target constraints. Using many-core platforms consisting of several homogeneous cores can alleviate the aforementioned limitations with regard to physical implementation at the expense of an increased dataflow mapping effort. While the dataflow in CNNs is deterministic and can therefore be optimized offline, the problem of finding a suitable scheme that minimizes both runtime and off-chip memory accesses is a challenging task which becomes even more complex if an interconnect system is involved. This work presents an automated mapping strategy starting at the single-core level with different optimization targets for minimal runtime and minimal off-chip memory accesses. The strategy is then extended towards a suitable many-core mapping scheme and evaluated using a scalable system-level simulation with a network-on-chip interconnect. Design space exploration is performed by mapping the well-known CNNs AlexNet and VGG-16 to platforms of different core counts and computational power per core in order to investigate the trade-offs. Our mapping strategy and system setup is scaled starting from the single core level up to 128 cores, thereby showing the limits of the selected approach.
• Abstract（参考訳）: マシンインテリジェンス、特に畳み込みニューラルネットワーク(CNN)は、ここ数年で大きな研究領域となっている。 より高度なハードウェアアクセラレータが提案され、例えば計算のスパーシティを活用し、エネルギー消費を縮小するために減算演算を利用する。 しかし、将来のプラットフォームは単なるエネルギー効率以上のものを必要とします。 物理的な実装に必要な労力は、加速器のサイズによって増大し、ターゲットの制約を満たすのが難しくなる。 複数の均質なコアで構成されるマルチコアプラットフォームを使用することで、データフローマッピングの労力の増加を犠牲にして、前述の物理的実装に関する制限を緩和することができる。 CNNのデータフローは決定論的であり、従ってオフラインで最適化できるが、実行時とオフチップメモリアクセスを最小化する適切なスキームを見つけるという問題は、相互接続システムが関与する場合にはさらに複雑になる。 この作業は、最小限のランタイムと最小限のオフチップメモリアクセスのための最適化ターゲットが異なるシングルコアレベルで、自動マッピング戦略を提供する。 この戦略は、適切なマルチコアマッピング方式に拡張され、ネットワークオンチップ相互接続によるスケーラブルなシステムレベルシミュレーションを用いて評価される。 設計スペースの探索は、有名なcnnのalexnetとvgg-16を異なるコア数とコア当たりの計算能力のプラットフォームにマッピングして、トレードオフを調査することによって行われる。 私たちのマッピング戦略とシステムセットアップは、単一のコアレベルから128コアまでスケールし、選択したアプローチの限界を示しています。

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