論文の概要: A Design Flow for Mapping Spiking Neural Networks to Many-Core Neuromorphic Hardware

• arxiv url: http://arxiv.org/abs/2108.12444v1
• Date: Fri, 27 Aug 2021 18:08:08 GMT
• ステータス: 処理完了
• システム内更新日: 2023-03-17 00:53:13.455139
• Title: A Design Flow for Mapping Spiking Neural Networks to Many-Core Neuromorphic Hardware
• Title（参考訳）: スパイクニューラルネットワークを多コアニューロモルフィックハードウェアにマッピングするための設計フロー
• Authors: Shihao Song, M. Lakshmi Varshika, Anup Das, and Nagarajan Kandasamy
• Abstract要約: 多コアニューロモルフィックハードウェアは、大規模な機械学習モデルを実行することが期待されている。 設計の複雑さに対処するためには、リアルタイムのパフォーマンスを保証するために予測可能な設計フローが必要である。 スパイクニューラルネットワークを多コアニューロモルフィックハードウェアにマッピングするためのSDFGに基づく設計フローを提案する。
• 参考スコア（独自算出の注目度）: 4.527975416669432
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The design of many-core neuromorphic hardware is getting more and more complex as these systems are expected to execute large machine learning models. To deal with the design complexity, a predictable design flow is needed to guarantee real-time performance such as latency and throughput without significantly increasing the buffer requirement of computing cores. Synchronous Data Flow Graphs (SDFGs) are used for predictable mapping of streaming applications to multiprocessor systems. We propose an SDFG-based design flow for mapping spiking neural networks (SNNs) to many-core neuromorphic hardware with the objective of exploring the tradeoff between throughput and buffer size. The proposed design flow integrates an iterative partitioning approach, based on Kernighan-Lin graph partitioning heuristic, creating SNN clusters such that each cluster can be mapped to a core of the hardware. The partitioning approach minimizes the inter-cluster spike communication, which improves latency on the shared interconnect of the hardware. Next, the design flow maps clusters to cores using an instance of the Particle Swarm Optimization (PSO), an evolutionary algorithm, exploring the design space of throughput and buffer size. Pareto optimal mappings are retained from the design flow, allowing system designers to select a Pareto mapping that satisfies throughput and buffer size requirements of the design. We evaluated the design flow using five large-scale convolutional neural network (CNN) models. Results demonstrate 63% higher maximum throughput and 10% lower buffer size requirement compared to state-of-the-art dataflow-based mapping solutions.
• Abstract（参考訳）: マルチコアニューロモルフィックハードウェアの設計は、大規模機械学習モデルの実行が期待されているため、ますます複雑になっています。 設計の複雑さに対処するためには、コンピューティングコアのバッファ要求を大幅に増大させることなく、レイテンシやスループットなどのリアルタイムパフォーマンスを保証するために、予測可能な設計フローが必要である。 同期データフローグラフ(SDFG)は、ストリーミングアプリケーションのマルチプロセッサシステムへの予測可能なマッピングに使用される。 本稿では,スループットとバッファサイズとのトレードオフを探索する目的で,SDFGに基づくスパイキングニューラルネットワーク(SNN)を多コアニューロモルフィックハードウェアにマッピングする設計フローを提案する。 提案する設計フローは,Kernighan-Linグラフ分割ヒューリスティックに基づく反復的分割アプローチを統合し,各クラスタをハードウェアのコアにマッピング可能なSNNクラスタを生成する。 パーティショニングアプローチはクラスタ間スパイク通信を最小限にし、ハードウェアの共有インターコネクトのレイテンシを改善する。 次に、設計フローは、スループットとバッファサイズの設計空間を探索する進化的アルゴリズムであるParticle Swarm Optimization (PSO)のインスタンスを使用して、クラスタをコアにマップする。 paretoの最適マッピングは設計フローから保持され、システム設計者は設計のスループットとバッファサイズの要求を満たすparetoマッピングを選択することができる。 5つの大規模畳み込みニューラルネットワーク(CNN)モデルを用いて設計フローを評価する。 その結果,最新のデータフローベースのマッピングソリューションと比較して,最大スループットが63%向上し,バッファサイズが10%削減された。

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