論文の概要: A Compact Gated-Synapse Model for Neuromorphic Circuits

• arxiv url: http://arxiv.org/abs/2006.16302v1
• Date: Mon, 29 Jun 2020 18:22:11 GMT
• ステータス: 処理完了
• システム内更新日: 2022-11-15 14:40:00.597210
• Title: A Compact Gated-Synapse Model for Neuromorphic Circuits
• Title（参考訳）: ニューロモルフィック回路の小型Gated-Synapseモデル
• Authors: Alexander Jones and Rashmi Jha
• Abstract要約: このモデルは、ニューロモルフィック回路のコンピュータ支援設計への統合を容易にするためにVerilog-Aで開発された。 モデルの振る舞い理論は、デフォルトパラメータ設定の完全なリストとともに詳細に記述されている。
• 参考スコア（独自算出の注目度）: 77.50840163374757
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This work reports a compact behavioral model for gated-synaptic memory. The model is developed in Verilog-A for easy integration into computer-aided design of neuromorphic circuits using emerging memory. The model encompasses various forms of gated synapses within a single framework and is not restricted to only a single type. The behavioral theory of the model is described in detail along with a full list of the default parameter settings. The model includes parameters such as a device's ideal set time, threshold voltage, general evolution of the conductance with respect to time, decay of the device's state, etc. Finally, the model's validity is shown via extensive simulation and fitting to experimentally reported data on published gated-synapses.
• Abstract（参考訳）: 本稿では,ゲートシナプスメモリの動作モデルについて報告する。 このモデルはVerilog-Aで開発され、新しいメモリを用いたニューロモルフィック回路のコンピュータ支援設計に容易に統合できる。 このモデルは単一のフレームワーク内で様々な形式のゲートシナプスを含み、単一のタイプに制限されない。 モデルの振る舞い理論は、デフォルトパラメータの設定の完全なリストと共に詳細に説明されている。 このモデルは、デバイスの理想的な設定時間、しきい値電圧、時間に対するコンダクタンスの一般的な進化、デバイスの状態の崩壊などのパラメータを含む。 最後に、モデルの有効性を広範囲なシミュレーションと、公開されたゲート-シナプスに関する実験的に報告されたデータにより示す。

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