論文の概要: Experimental implementation of non-Clifford interleaved randomized
benchmarking with a controlled-S gate
- arxiv url: http://arxiv.org/abs/2007.08532v2
- Date: Sun, 14 Mar 2021 11:21:20 GMT
- ステータス: 処理完了
- システム内更新日: 2023-05-09 07:03:02.357677
- Title: Experimental implementation of non-Clifford interleaved randomized
benchmarking with a controlled-S gate
- Title（参考訳）: 制御sゲートを用いた非cliffordinterleaved randomized benchmarkingの実験的検討
- Authors: Shelly Garion, Naoki Kanazawa, Haggai Landa, David C. McKay, Sarah
Sheldon, Andrew W. Cross, Christopher J. Wood
- Abstract要約: 一部の応用では、クリフォードでない2ビットゲートにアクセスするとより最適な回路分解が生じる。
我々は、クラウドベースのIBM量子コンピューティング上で、低エラー非クリフォード制御された$fracpi2$ phase (CS) ゲートの校正を実演する。
- 参考スコア（独自算出の注目度）: 0.1759008116536278
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Hardware efficient transpilation of quantum circuits to a quantum devices
native gateset is essential for the execution of quantum algorithms on noisy
quantum computers. Typical quantum devices utilize a gateset with a single
two-qubit Clifford entangling gate per pair of coupled qubits, however, in some
applications access to a non-Clifford two-qubit gate can result in more optimal
circuit decompositions and also allows more flexibility in optimizing over
noise. We demonstrate calibration of a low error non-Clifford
Controlled-$\frac{\pi}{2}$ phase (CS) gate on a cloud based IBM Quantum
computing using the Qiskit Pulse framework. To measure the gate error of the
calibrated CS gate we perform non-Clifford CNOT-Dihedral interleaved randomized
benchmarking. We are able to obtain a gate error of $5.9(7) \times 10^{-3}$ at
a gate length 263 ns, which is close to the coherence limit of the associated
qubits, and lower error than the backends standard calibrated CNOT gate.
- Abstract（参考訳）: ハードウェアで効率的な量子回路の量子デバイスへのトランスパイレーションは、ノイズの多い量子コンピュータ上での量子アルゴリズムの実行に不可欠である。
典型的な量子デバイスでは、1対の結合量子ビットに対して1つの2ビットのクリフォードエンタングゲートを持つゲートセットを使用するが、いくつかのアプリケーションでは、非クリフォード2ビットのゲートにアクセスするとより最適な回路分解が起こり、ノイズを最適化する柔軟性も向上する。
我々は、Qiskit Pulseフレームワークを用いたクラウドベースのIBM量子コンピューティング上で、低エラー非クリフォード制御-$\frac{\pi}{2}$ phase (CS) ゲートの校正を実演する。
校正されたcsゲートのゲートエラーを測定するために、非クリフォードcnot-dihedral interleaved randomized benchmarkingを行う。
ゲート長263 nsで5.9(7) \times 10^{-3}$のゲートエラーを得ることができ、これは関連するキュービットのコヒーレンス限界に近く、バックエンドの標準キャリブレーションされたcnotゲートよりも低いエラーである。
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