論文の概要: Automatic Microprocessor Performance Bug Detection

• arxiv url: http://arxiv.org/abs/2011.08781v2
• Date: Thu, 19 Nov 2020 15:39:21 GMT
• ステータス: 処理完了
• システム内更新日: 2022-09-24 18:03:42.152881
• Title: Automatic Microprocessor Performance Bug Detection
• Title（参考訳）: マイクロプロセッサ性能バグの自動検出
• Authors: Erick Carvajal Barboza and Sara Jacob and Mahesh Ketkar and Michael Kishinevsky and Paul Gratz and Jiang Hu
• Abstract要約: 本稿では,マイクロプロセッサの性能欠陥を検出するための2段階の機械学習手法を提案する。 我々の最良の手法は、ICCの影響が1%を超えるマイクロプロセッサコアのパフォーマンスバグの91.5%を検知する。 メモリシステムのバグを評価した結果,偽陽性ゼロで100%検出できることがわかった。
• 参考スコア（独自算出の注目度）: 3.6462412165522466
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Processor design validation and debug is a difficult and complex task, which consumes the lion's share of the design process. Design bugs that affect processor performance rather than its functionality are especially difficult to catch, particularly in new microarchitectures. This is because, unlike functional bugs, the correct processor performance of new microarchitectures on complex, long-running benchmarks is typically not deterministically known. Thus, when performance benchmarking new microarchitectures, performance teams may assume that the design is correct when the performance of the new microarchitecture exceeds that of the previous generation, despite significant performance regressions existing in the design. In this work, we present a two-stage, machine learning-based methodology that is able to detect the existence of performance bugs in microprocessors. Our results show that our best technique detects 91.5% of microprocessor core performance bugs whose average IPC impact across the studied applications is greater than 1% versus a bug-free design with zero false positives. When evaluated on memory system bugs, our technique achieves 100% detection with zero false positives. Moreover, the detection is automatic, requiring very little performance engineer time.
• Abstract（参考訳）: プロセス設計の検証とデバッグは困難で複雑な作業であり、設計プロセスのライオンのシェアを消費します。 特に新しいマイクロアーキテクチャでは、その機能よりもプロセッサの性能に影響する設計バグをキャッチするのは特に難しい。 これは機能的なバグとは異なり、複雑な長期実行ベンチマークにおける新しいマイクロアーキテクチャの正しいプロセッサ性能が決定論的に知られていないためである。 したがって、新しいマイクロアーキテクチャのベンチマークを行う場合、新しいマイクロアーキテクチャのパフォーマンスが前世代の性能を上回る場合、設計に顕著な性能低下があるにもかかわらず、その設計が正しいと仮定することができる。 本研究では,マイクロプロセッサの性能欠陥を検出するための2段階の機械学習手法を提案する。 その結果,研究対象のアプリケーションの平均IPC影響が1%以上であるマイクロプロセッサコア性能バグの91.5%を,偽陽性ゼロのバグフリー設計と比較して検出した。 メモリシステムのバグを評価した結果,偽陽性ゼロで100%検出できることがわかった。 さらに、検出は自動で、パフォーマンスエンジニアの時間はほとんど必要ありません。

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