論文の概要: A fully pipelined FPGA accelerator for scale invariant feature transform keypoint descriptor matching,

• arxiv url: http://arxiv.org/abs/2012.09666v1
• Date: Thu, 17 Dec 2020 15:29:41 GMT
• ステータス: 処理完了
• システム内更新日: 2021-05-02 07:16:46.503399
• Title: A fully pipelined FPGA accelerator for scale invariant feature transform keypoint descriptor matching,
• Title（参考訳）: スケール不変な特徴変換キーポイント記述子マッチングのための完全パイプラインFPGAアクセラレータ
• Authors: Luka Daoud, Muhammad Kamran Latif, H S. Jacinto, Nader Rafla
• Abstract要約: SIFTキーポイント記述子マッチングのための完全パイプラインハードウェアアクセラレータアーキテクチャを設計する。 提案するハードウェアアーキテクチャは、完全にパイプライン化された実装に必要なメモリ帯域を適切に処理することができる。 私たちのハードウェア実装は、同等のソフトウェアアプローチの15.7倍高速です。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: The scale invariant feature transform (SIFT) algorithm is considered a classical feature extraction algorithm within the field of computer vision. SIFT keypoint descriptor matching is a computationally intensive process due to the amount of data consumed. In this work, we designed a novel fully pipelined hardware accelerator architecture for SIFT keypoint descriptor matching. The accelerator core was implemented and tested on a field programmable gate array (FPGA). The proposed hardware architecture is able to properly handle the memory bandwidth necessary for a fully-pipelined implementation and hits the roofline performance model, achieving the potential maximum throughput. The fully pipelined matching architecture was designed based on the consine angle distance method. Our architecture was optimized for 16-bit fixed-point operations and implemented on hardware using a Xilinx Zynq-based FPGA development board. Our proposed architecture shows a noticeable reduction of area resources compared with its counterparts in literature, while maintaining high throughput by alleviating memory bandwidth restrictions. The results show a reduction in consumed device resources of up to 91 percent in LUTs and 79 percent of BRAMs. Our hardware implementation is 15.7 times faster than the comparable software approach.
• Abstract（参考訳）: スケール不変特徴変換(SIFT)アルゴリズムはコンピュータビジョンの分野における古典的特徴抽出アルゴリズムであると考えられている。 siftのキーポイント記述子マッチングは、消費されるデータ量による計算集約的なプロセスである。 本研究では,SIFTキーポイント記述子マッチングのための完全パイプライン型ハードウェアアクセラレータアーキテクチャを設計した。 加速器コアはfield programmable gate array (fpga) で実装・テストされた。 提案するハードウェアアーキテクチャは,完全な実装に必要なメモリ帯域幅を適切に処理し,屋上性能モデルに到達し,潜在的な最大スループットを実現する。 完全なパイプラインマッチングアーキテクチャは、共振角距離法に基づいて設計されている。 アーキテクチャは16ビットの固定点演算に最適化され,Xilinx ZynqベースのFPGA開発ボードを用いてハードウェア上に実装された。 提案アーキテクチャは,メモリ帯域幅制限を緩和し,高いスループットを維持しつつ,文学的手法と比較して,領域資源の顕著な削減を示す。 その結果、使用済みデバイスリソースの最大91%がLUTで、99%がBRAMで削減された。 私たちのハードウェア実装は、同等のソフトウェアアプローチの15.7倍高速です。

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