論文の概要: Scaling Quantum Approximate Optimization on Near-term Hardware
- arxiv url: http://arxiv.org/abs/2201.02247v1
- Date: Thu, 6 Jan 2022 21:02:30 GMT
- ステータス: 処理完了
- システム内更新日: 2023-03-02 03:18:40.476911
- Title: Scaling Quantum Approximate Optimization on Near-term Hardware
- Title(参考訳): 短期ハードウェアにおける量子近似最適化のスケーリング
- Authors: Phillip C. Lotshaw, Thien Nguyen, Anthony Santana, Alexander McCaskey,
Rebekah Herrman, James Ostrowski, George Siopsis, and Travis S. Humble
- Abstract要約: 我々は、様々なレベルの接続性を持つハードウェアアーキテクチャのための最適化回路により、期待されるリソース要求のスケーリングを定量化する。
問題の大きさと問題グラフの次数で指数関数的に増大する。
これらの問題は、ハードウェア接続性の向上や、より少ない回路層で高い性能を達成するQAOAの変更によって緩和される可能性がある。
- 参考スコア(独自算出の注目度): 49.94954584453379
- License: http://creativecommons.org/licenses/by-nc-nd/4.0/
- Abstract: The quantum approximate optimization algorithm (QAOA) is an approach for
near-term quantum computers to potentially demonstrate computational advantage
in solving combinatorial optimization problems. However, the viability of the
QAOA depends on how its performance and resource requirements scale with
problem size and complexity for realistic hardware implementations. Here, we
quantify scaling of the expected resource requirements by synthesizing
optimized circuits for hardware architectures with varying levels of
connectivity. Assuming noisy gate operations, we estimate the number of
measurements needed to sample the output of the idealized QAOA circuit with
high probability. We show the number of measurements, and hence total time to
solution, grows exponentially in problem size and problem graph degree as well
as depth of the QAOA ansatz, gate infidelities, and inverse hardware graph
degree. These problems may be alleviated by increasing hardware connectivity or
by recently proposed modifications to the QAOA that achieve higher performance
with fewer circuit layers.
- Abstract(参考訳): 量子近似最適化アルゴリズム (QAOA) は、組合せ最適化問題の解法における計算上の優位性を実証するために、短期量子コンピュータのアプローチである。
しかしながら、qaoaの実現性は、実際のハードウェア実装における問題のサイズと複雑さによって、そのパフォーマンスとリソース要件がいかにスケールするかに依存する。
ここでは,接続レベルが異なるハードウェアアーキテクチャの最適化回路を合成することにより,期待される資源要求のスケーリングを定量化する。
ノイズゲート演算を仮定すると、理想化QAOA回路の出力を高い確率でサンプリングするために必要な測定回数を推定する。
本稿では,QAOAアンサッツの深さ,ゲート不整合,および逆ハードウェアグラフ次数とともに,問題サイズと問題グラフ次数で指数関数的に増大する実測時間,すなわち解までの総数を示す。
これらの問題は、ハードウェア接続性の向上や、より少ない回路層で高い性能を達成するQAOAの変更によって緩和される。
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