論文の概要: Fast convolutional neural networks on FPGAs with hls4ml

• arxiv url: http://arxiv.org/abs/2101.05108v1
• Date: Wed, 13 Jan 2021 14:47:11 GMT
• ステータス: 処理完了
• システム内更新日: 2021-03-30 08:07:55.591030
• Title: Fast convolutional neural networks on FPGAs with hls4ml
• Title（参考訳）: hls4mlを用いたFPGA上の高速畳み込みニューラルネットワーク
• Authors: Thea Aarrestad, Vladimir Loncar, Maurizio Pierini, Sioni Summers, Jennifer Ngadiuba, Christoffer Petersson, Hampus Linander, Yutaro Iiyama, Giuseppe Di Guglielmo, Javier Duarte, Philip Harris, Dylan Rankin, Sergo Jindariani, Kevin Pedro, Nhan Tran, Mia Liu, Edward Kreinar, Zhenbin Wu, and Duc Hoang
• Abstract要約: FPGAに超低遅延低電力ディープニューラルネットワークをデプロイするための自動化ツールを紹介します。 最新のモデルパフォーマンスを維持しながら、畳み込みアーキテクチャを使用して5,mu$sの推論レイテンシを実現する方法をデモします。
• 参考スコア（独自算出の注目度）: 0.22756183402372013
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We introduce an automated tool for deploying ultra low-latency, low-power deep neural networks with large convolutional layers on FPGAs. By extending the hls4ml library, we demonstrate how to achieve inference latency of $5\,\mu$s using convolutional architectures, while preserving state-of-the-art model performance. Considering benchmark models trained on the Street View House Numbers Dataset, we demonstrate various methods for model compression in order to fit the computational constraints of a typical FPGA device. In particular, we discuss pruning and quantization-aware training, and demonstrate how resource utilization can be reduced by over 90% while maintaining the original model accuracy.
• Abstract（参考訳）: FPGA上に大きな畳み込み層を持つ超低レイテンシで低消費電力のディープニューラルネットワークをデプロイする自動化ツールを導入する。 hls4mlライブラリを拡張することで、畳み込みアーキテクチャを用いて5\,\mu$sの推論遅延を達成し、最先端のモデル性能を維持する方法を示す。 ストリートビューハウス番号データセットで訓練されたベンチマークモデルを考えると、典型的なFPGAデバイスの計算制約に適合するために、モデル圧縮の様々な方法を示す。 特に,プルーニングと量子化対応トレーニングについて論じ,元のモデルの精度を維持しながら資源利用率を90%以上削減できることを示す。

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