論文の概要: rule4ml: An Open-Source Tool for Resource Utilization and Latency Estimation for ML Models on FPGA
- arxiv url: http://arxiv.org/abs/2408.05314v1
- Date: Fri, 9 Aug 2024 19:35:10 GMT
- ステータス: 処理完了
- システム内更新日: 2024-08-13 19:32:21.869867
- Title: rule4ml: An Open-Source Tool for Resource Utilization and Latency Estimation for ML Models on FPGA
- Title（参考訳）: rule4ml:FPGA上のMLモデルのリソース利用とレイテンシ推定のためのオープンソースツール
- Authors: Mohammad Mehdi Rahimifar, Hamza Ezzaoui Rahali, Audrey C. Therrien,
- Abstract要約: 本稿では、FPGA上での合成と実装に先立って、ニューラルネットワーク(NN)のリソース利用と推論遅延を予測する新しい手法を提案する。
NNを高レベル合成(HLS)コードに変換するツールフローであるHLS4MLを活用している。
本手法では, 即時前合成予測に適応した回帰モデルを用いる。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Implementing Machine Learning (ML) models on Field-Programmable Gate Arrays (FPGAs) is becoming increasingly popular across various domains as a low-latency and low-power solution that helps manage large data rates generated by continuously improving detectors. However, developing ML models for FPGAs is time-consuming, as optimization requires synthesis to evaluate FPGA area and latency, making the process slow and repetitive. This paper introduces a novel method to predict the resource utilization and inference latency of Neural Networks (NNs) before their synthesis and implementation on FPGA. We leverage HLS4ML, a tool-flow that helps translate NNs into high-level synthesis (HLS) code, to synthesize a diverse dataset of NN architectures and train resource utilization and inference latency predictors. While HLS4ML requires full synthesis to obtain resource and latency insights, our method uses trained regression models for immediate pre-synthesis predictions. The prediction models estimate the usage of Block RAM (BRAM), Digital Signal Processors (DSP), Flip-Flops (FF), and Look-Up Tables (LUT), as well as the inference clock cycles. The predictors were evaluated on both synthetic and existing benchmark architectures and demonstrated high accuracy with R2 scores ranging between 0.8 and 0.98 on the validation set and sMAPE values between 10% and 30%. Overall, our approach provides valuable preliminary insights, enabling users to quickly assess the feasibility and efficiency of NNs on FPGAs, accelerating the development and deployment processes. The open-source repository can be found at https://github.com/IMPETUS-UdeS/rule4ml, while the datasets are publicly available at https://borealisdata.ca/dataverse/rule4ml.
- Abstract（参考訳）: Field-Programmable Gate Arrays (FPGA)上での機械学習(ML)モデルの実装は、検出器を継続的に改善することによって生成される大きなデータレートを管理するための低レイテンシで低消費電力のソリューションとして、さまざまな領域で人気が高まっている。
しかし、FPGAのMLモデルの開発には時間がかかり、最適化にはFPGAの面積と遅延を評価するための合成が必要であるため、プロセスは遅く反復的である。
本稿では、FPGA上での合成と実装に先立って、ニューラルネットワーク(NN)のリソース利用と推論遅延を予測する新しい手法を提案する。
我々は、NNを高レベルな合成(HLS)コードに変換するツールフローであるHLS4MLを活用し、さまざまなNNアーキテクチャのデータセットを合成し、リソース利用と推論遅延予測をトレーニングする。
HLS4MLは、リソースとレイテンシの洞察を得るために完全な合成を必要とするが、本手法は訓練された回帰モデルを用いて即時前合成予測を行う。
予測モデルは、Block RAM(BRAM)、DSP(Digital Signal Processors)、FF(Flip-Flops)、Look-Up Tables(LUT)、および推論クロックサイクルを推定する。
これらの予測器は, 合成および既存ベンチマークアーキテクチャの両方で評価され, R2 スコアは 0.8 から 0.98 まで, sMAPE 値は 10% から 30% の精度で評価された。
提案手法は,FPGA上でのNNの実現可能性と効率を迅速に評価し,開発および展開プロセスの高速化を可能にする。
オープンソースリポジトリはhttps://github.com/IMPETUS-UdeS/rule4mlで、データセットはhttps://borealisdata.ca/dataverse/rule4mlで公開されている。
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