論文の概要: BayesPerf: Minimizing Performance Monitoring Errors Using Bayesian Statistics

• arxiv url: http://arxiv.org/abs/2102.10837v1
• Date: Mon, 22 Feb 2021 09:00:14 GMT
• ステータス: 処理完了
• システム内更新日: 2021-02-23 14:44:44.658901
• Title: BayesPerf: Minimizing Performance Monitoring Errors Using Bayesian Statistics
• Title（参考訳）: BayesPerf: ベイズ統計を用いたパフォーマンス監視エラーの最小化
• Authors: Subho S. Banerjee, Saurabh Jha, Zbigniew T. Kalbarczyk, Ravishankar K. Iyer
• Abstract要約: BayesPerfは、HPC測定の不確実性を定量化するシステムです。 HPC測定における平均誤差を40.1%から7.6%に減少させる。
• 参考スコア（独自算出の注目度）: 8.475563124705525
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Hardware performance counters (HPCs) that measure low-level architectural and microarchitectural events provide dynamic contextual information about the state of the system. However, HPC measurements are error-prone due to non determinism (e.g., undercounting due to event multiplexing, or OS interrupt-handling behaviors). In this paper, we present BayesPerf, a system for quantifying uncertainty in HPC measurements by using a domain-driven Bayesian model that captures microarchitectural relationships between HPCs to jointly infer their values as probability distributions. We provide the design and implementation of an accelerator that allows for low-latency and low-power inference of the BayesPerf model for x86 and ppc64 CPUs. BayesPerf reduces the average error in HPC measurements from 40.1% to 7.6% when events are being multiplexed. The value of BayesPerf in real-time decision-making is illustrated with a simple example of scheduling of PCIe transfers.
• Abstract（参考訳）: 低レベルのアーキテクチャおよびマイクロアーキテクチャイベントを測定するハードウェアパフォーマンスカウンタ(HPC)は、システムの状態に関する動的コンテキスト情報を提供する。 しかし、HPC測定は非決定性(例えば、イベント多重化によるアンダーカウント、OS割り込み処理の動作)によってエラーを起こしやすい。 本稿では,hpc間のミクロ構造的関係を捉えるドメイン駆動ベイズモデルを用いて,hpc測定における不確かさを定量化するシステムであるベイズパーフを提案する。 x86およびppc64CPU用のBayesPerfモデルの低遅延低消費電力推論を可能にするアクセラレータの設計と実装を提供します。 BayesPerfはHPC測定の平均誤差を40.1%から7.6%に減らす。 リアルタイム意思決定におけるBayesPerfの値は、PCIe転送のスケジューリングの簡単な例で示される。

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