論文の概要: Logic Shrinkage: Learned FPGA Netlist Sparsity for Efficient Neural
Network Inference
- arxiv url: http://arxiv.org/abs/2112.02346v1
- Date: Sat, 4 Dec 2021 14:23:24 GMT
- ステータス: 処理完了
- システム内更新日: 2021-12-07 17:58:50.774406
- Title: Logic Shrinkage: Learned FPGA Netlist Sparsity for Efficient Neural
Network Inference
- Title（参考訳）: Logic Shrinkage: ニューラルネットワークの効率的な推論のためのFPGAネットリストスポーラリティの学習
- Authors: Erwei Wang, James J. Davis, Georgios-Ilias Stavrou, Peter Y. K.
Cheung, George A. Constantinides, Mohamed Abdelfattah
- Abstract要約: 本稿では,LUTに基づくトポロジの学習最適化を提案する。
既存のアーキテクチャの実装では、LUT, Kあたりの入力数を手動で指定する必要がある。
本稿では,FPGA推論を対象とするニューラルネットワークにおいて,各LUTに対してKを自動的に学習することのできる,詳細なネットリスト解析手法である論理縮小手法を提案する。
- 参考スコア（独自算出の注目度）: 3.2296078260106174
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: FPGA-specific DNN architectures using the native LUTs as independently
trainable inference operators have been shown to achieve favorable
area-accuracy and energy-accuracy tradeoffs. The first work in this area,
LUTNet, exhibited state-of-the-art performance for standard DNN benchmarks. In
this paper, we propose the learned optimization of such LUT-based topologies,
resulting in higher-efficiency designs than via the direct use of
off-the-shelf, hand-designed networks. Existing implementations of this class
of architecture require the manual specification of the number of inputs per
LUT, K. Choosing appropriate K a priori is challenging, and doing so at even
high granularity, e.g. per layer, is a time-consuming and error-prone process
that leaves FPGAs' spatial flexibility underexploited. Furthermore, prior works
see LUT inputs connected randomly, which does not guarantee a good choice of
network topology. To address these issues, we propose logic shrinkage, a
fine-grained netlist pruning methodology enabling K to be automatically learned
for every LUT in a neural network targeted for FPGA inference. By removing LUT
inputs determined to be of low importance, our method increases the efficiency
of the resultant accelerators. Our GPU-friendly solution to LUT input removal
is capable of processing large topologies during their training with negligible
slowdown. With logic shrinkage, we better the area and energy efficiency of the
best-performing LUTNet implementation of the CNV network classifying CIFAR-10
by 1.54x and 1.31x, respectively, while matching its accuracy. This
implementation also reaches 2.71x the area efficiency of an equally accurate,
heavily pruned BNN. On ImageNet with the Bi-Real Net architecture, employment
of logic shrinkage results in a post-synthesis area reduction of 2.67x vs
LUTNet, allowing for implementation that was previously impossible on today's
largest FPGAs.
- Abstract（参考訳）: LUTを独立にトレーニング可能な推論演算子として使用するFPGA固有のDNNアーキテクチャは、好適な領域精度とエネルギー精度のトレードオフを実現することが示されている。
この分野での最初の成果であるLUTNetは、標準的なDNNベンチマークの最先端のパフォーマンスを示した。
本稿では,LUTに基づくトポロジの学習的最適化を提案する。これにより,既製のハンドデザインネットワークを直接利用するよりも,効率の高い設計が可能となる。
適切なKを選択することは困難であり、層ごとに高い粒度で行うことは、FPGAの空間的柔軟性を過小評価する時間を要する、エラーを起こしやすいプロセスである。
さらに、以前の研究ではLUT入力をランダムに接続しており、ネットワークトポロジの適切な選択は保証されていない。
そこで本研究では,fpgaを対象とするニューラルネットワークにおいて,lut毎にkを自動学習できる細粒度ネットリストプルーニング手法であるlogic shrinkageを提案する。
重要度が低いと判定されたLUT入力を除去することにより,得られたアクセラレータの効率を向上する。
LUT入力削除のためのGPUフレンドリなソリューションは、無視できないスローダウンでトレーニング中に大きなトポロジを処理できる。
CIFAR-10 を 1.54x と 1.31x に分類する CNV ネットワークの最適性能 LUTNet 実装の面積とエネルギー効率を精度良く向上させる。
この実装は、同じ精度で非常に刈り取られたbnnの面積効率の2.71倍にも達する。
バイリアルネットアーキテクチャを使ったImageNetでは、ロジックの縮小が2.67xとLUTNetの合成後の領域を縮小させる結果となり、今日の最大のFPGAでは実装が不可能になった。
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