論文の概要: A Construction Kit for Efficient Low Power Neural Network Accelerator
Designs
- arxiv url: http://arxiv.org/abs/2106.12810v1
- Date: Thu, 24 Jun 2021 07:53:56 GMT
- ステータス: 処理完了
- システム内更新日: 2021-06-25 14:54:01.614720
- Title: A Construction Kit for Efficient Low Power Neural Network Accelerator
Designs
- Title（参考訳）: 効率的な低電力ニューラルネットワーク加速器設計のための構築キット
- Authors: Petar Jokic, Erfan Azarkhish, Andrea Bonetti, Marc Pons, Stephane
Emery, and Luca Benini
- Abstract要約: この研究は、最近の研究で使用されているニューラルネットワークアクセラレータ最適化アプローチの調査を提供する。
建設キットとして最適化と定量的効果のリストを提示し、各ビルディングブロックの設計選択を個別に評価する。
- 参考スコア（独自算出の注目度）: 11.807678100385164
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Implementing embedded neural network processing at the edge requires
efficient hardware acceleration that couples high computational performance
with low power consumption. Driven by the rapid evolution of network
architectures and their algorithmic features, accelerator designs are
constantly updated and improved. To evaluate and compare hardware design
choices, designers can refer to a myriad of accelerator implementations in the
literature. Surveys provide an overview of these works but are often limited to
system-level and benchmark-specific performance metrics, making it difficult to
quantitatively compare the individual effect of each utilized optimization
technique. This complicates the evaluation of optimizations for new accelerator
designs, slowing-down the research progress. This work provides a survey of
neural network accelerator optimization approaches that have been used in
recent works and reports their individual effects on edge processing
performance. It presents the list of optimizations and their quantitative
effects as a construction kit, allowing to assess the design choices for each
building block separately. Reported optimizations range from up to 10'000x
memory savings to 33x energy reductions, providing chip designers an overview
of design choices for implementing efficient low power neural network
accelerators.
- Abstract（参考訳）: エッジに組み込みニューラルネットワーク処理を実装するには、高速な計算性能と低消費電力のハードウェアアクセラレーションが必要となる。
ネットワークアーキテクチャの急速な進化とアルゴリズム機能によって、アクセラレータの設計は常に更新され、改善されている。
ハードウェア設計の選択を評価し比較するために、デザイナーは文学における数多くのアクセラレータ実装を参照することができる。
サーベイはこれらの研究の概要を提供するが、しばしばシステムレベルとベンチマーク固有のパフォーマンス指標に制限されるため、各最適化手法の個々の効果を定量的に比較することは困難である。
これは新しい加速器の設計に対する最適化の評価を複雑にし、研究の進捗を遅くする。
本稿では,最近の研究で使用されているニューラルネットワークアクセラレーション最適化手法に関する調査を行い,エッジ処理性能に対する個々の影響を報告する。
これは最適化のリストとその定量的効果を構築キットとして提示し、各ビルディングブロックの設計選択を別々に評価できる。
最大10万倍のメモリ節約から33倍のエネルギー削減までの最適化が報告されており、チップ設計者は効率的な低消費電力ニューラルネットワークアクセラレータを実装するための設計選択の概要を提供する。
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