論文の概要: WinoCNN: Kernel Sharing Winograd Systolic Array for Efficient
Convolutional Neural Network Acceleration on FPGAs
- arxiv url: http://arxiv.org/abs/2107.04244v1
- Date: Fri, 9 Jul 2021 06:37:47 GMT
- ステータス: 処理完了
- システム内更新日: 2021-07-13 01:00:40.673468
- Title: WinoCNN: Kernel Sharing Winograd Systolic Array for Efficient
Convolutional Neural Network Acceleration on FPGAs
- Title（参考訳）: WinoCNN:FPGA上での効率的な畳み込みニューラルネットワーク高速化のためのカーネル共有Winograd Systolic Array
- Authors: Xinheng Liu, Yao Chen, Cong Hao, Ashutosh Dhar, Deming Chen
- Abstract要約: 我々はまず、最適化されたWinograd処理要素(WinoPE)を提案する。
我々は、WinoCNNと呼ばれる高効率なサイストリックアレイ加速器を構築した。
提案するアクセラレータを複数のFPGA上で実装し、スループットとDSP効率の両方で最先端の設計を上回ります。
- 参考スコア（独自算出の注目度）: 8.73707548868892
- License: http://creativecommons.org/publicdomain/zero/1.0/
- Abstract: The combination of Winograd's algorithm and systolic array architecture has
demonstrated the capability of improving DSP efficiency in accelerating
convolutional neural networks (CNNs) on FPGA platforms. However, handling
arbitrary convolution kernel sizes in FPGA-based Winograd processing elements
and supporting efficient data access remain underexplored. In this work, we are
the first to propose an optimized Winograd processing element (WinoPE), which
can naturally support multiple convolution kernel sizes with the same amount of
computing resources and maintains high runtime DSP efficiency. Using the
proposed WinoPE, we construct a highly efficient systolic array accelerator,
termed WinoCNN. We also propose a dedicated memory subsystem to optimize the
data access. Based on the accelerator architecture, we build accurate resource
and performance modeling to explore optimal accelerator configurations under
different resource constraints. We implement our proposed accelerator on
multiple FPGAs, which outperforms the state-of-the-art designs in terms of both
throughput and DSP efficiency. Our implementation achieves DSP efficiency up to
1.33 GOPS/DSP and throughput up to 3.1 TOPS with the Xilinx ZCU102 FPGA. These
are 29.1\% and 20.0\% better than the best solutions reported previously,
respectively.
- Abstract（参考訳）: Winogradのアルゴリズムとsystolic arrayアーキテクチャの組み合わせにより、FPGAプラットフォーム上での畳み込みニューラルネットワーク(CNN)の高速化において、DSP効率を改善する能力が実証された。
しかし、FPGAベースのWinograd処理要素で任意のコンボリューションカーネルサイズを扱い、効率的なデータアクセスをサポートすることは未定である。
本研究では,WinoPEを最適化し,同じ計算資源で複数のカーネルサイズを自然にサポートし,高い実行時 DSP 効率を維持できる,最適化されたWinograd 処理素子を提案する。
提案したWinoPEを用いて,WinoCNNと呼ばれる高効率なシリアルアレイ加速器を構築する。
また,データアクセスを最適化する専用メモリサブシステムを提案する。
アクセラレーションアーキテクチャに基づいて,リソース制約の異なる最適なアクセラレーション構成を探索するために,正確なリソースとパフォーマンスのモデリングを構築する。
提案するアクセラレータを複数のFPGA上で実装し、スループットとDSP効率の両方で最先端の設計を上回ります。
Xilinx ZCU102 FPGA で DSP の効率を 1.33 GOPS/DSP まで向上し,スループットを 3.1 TOPS まで向上させる。
これらはそれぞれ、前述した最高の解よりも29.1\%と20.0\%良い。
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