論文の概要: Optimization of FPGA-based CNN Accelerators Using Metaheuristics
- arxiv url: http://arxiv.org/abs/2209.11272v1
- Date: Thu, 22 Sep 2022 18:57:49 GMT
- ステータス: 処理完了
- システム内更新日: 2022-09-26 13:36:29.905217
- Title: Optimization of FPGA-based CNN Accelerators Using Metaheuristics
- Title（参考訳）: メタヒューリスティックスを用いたFPGAベースのCNN加速器の最適化
- Authors: Sadiq M. Sait, Aiman El-Maleh, Mohammad Altakrouri, and Ahmad Shawahna
- Abstract要約: 畳み込みニューラルネットワーク(CNN)は、多くの分野における問題解決能力を実証している。
FPGAはCNN推論を加速する関心が高まっている。
FPGAベースのCNNアクセラレータの現在のトレンドは、複数の畳み込み層プロセッサ(CLP)を実装することである。
- 参考スコア（独自算出の注目度）: 1.854931308524932
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: In recent years, convolutional neural networks (CNNs) have demonstrated their
ability to solve problems in many fields and with accuracy that was not
possible before. However, this comes with extensive computational requirements,
which made general CPUs unable to deliver the desired real-time performance. At
the same time, FPGAs have seen a surge in interest for accelerating CNN
inference. This is due to their ability to create custom designs with different
levels of parallelism. Furthermore, FPGAs provide better performance per watt
compared to GPUs. The current trend in FPGA-based CNN accelerators is to
implement multiple convolutional layer processors (CLPs), each of which is
tailored for a subset of layers. However, the growing complexity of CNN
architectures makes optimizing the resources available on the target FPGA
device to deliver optimal performance more challenging. In this paper, we
present a CNN accelerator and an accompanying automated design methodology that
employs metaheuristics for partitioning available FPGA resources to design a
Multi-CLP accelerator. Specifically, the proposed design tool adopts simulated
annealing (SA) and tabu search (TS) algorithms to find the number of CLPs
required and their respective configurations to achieve optimal performance on
a given target FPGA device. Here, the focus is on the key specifications and
hardware resources, including digital signal processors, block RAMs, and
off-chip memory bandwidth. Experimental results and comparisons using four
well-known benchmark CNNs are presented demonstrating that the proposed
acceleration framework is both encouraging and promising. The SA-/TS-based
Multi-CLP achieves 1.31x - 2.37x higher throughput than the state-of-the-art
Single-/Multi-CLP approaches in accelerating AlexNet, SqueezeNet 1.1, VGGNet,
and GoogLeNet architectures on the Xilinx VC707 and VC709 FPGA boards.
- Abstract（参考訳）: 近年、畳み込みニューラルネットワーク(CNN)は、これまで不可能だった多くの分野や精度で、問題を解決する能力を示している。
しかし、これは広範な計算要求が伴うため、一般的なCPUは所望のリアルタイム性能を提供できなかった。
同時にFPGAは、CNN推論の加速への関心が高まっている。
これは、異なるレベルの並列性を持つカスタムデザインを作成できる能力のためである。
さらにFPGAは、GPUよりもワット当たりの性能が優れている。
FPGAベースのCNNアクセラレータの現在のトレンドは、複数の畳み込み層プロセッサ(CLP)を実装することだ。
しかし、CNNアーキテクチャの複雑さの増大により、ターゲットFPGAデバイスで利用可能なリソースを最適化し、最適なパフォーマンスを提供するのがより困難になる。
本稿では、利用可能なFPGAリソースを分割してMulti-CLPアクセラレータを設計するためにメタヒューリスティックスを利用するCNNアクセラレータと、それに伴う自動設計手法を提案する。
具体的には、シミュレーションアニーリング (SA) とタブサーチ (TS) アルゴリズムを用いて、所定のターゲットFPGAデバイス上で最適な性能を達成するために、必要なCLPの数とそれぞれの構成を求める。
ここでは、デジタル信号プロセッサ、ブロックRAM、オフチップメモリ帯域幅など、重要な仕様とハードウェアリソースに焦点を当てている。
4つの有名なベンチマークcnnを用いた実験結果と比較を行い,提案手法が有望であり有望であることを示す。
SA-/TSベースのMulti-CLPは、Xilinx VC707とVC709のFPGAボード上のAlexNet、SqueezeNet 1.1、VGGNet、GoogLeNetアーキテクチャの高速化において、最先端のSingle-/Multi-CLPアプローチよりも1.31倍のスループットを実現している。
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