論文の概要: HW2VEC: A Graph Learning Tool for Automating Hardware Security
- arxiv url: http://arxiv.org/abs/2107.12328v1
- Date: Mon, 26 Jul 2021 17:03:51 GMT
- ステータス: 処理完了
- システム内更新日: 2021-07-27 17:55:44.689752
- Title: HW2VEC: A Graph Learning Tool for Automating Hardware Security
- Title(参考訳): ハードウェアセキュリティを自動化するグラフ学習ツールhw2vec
- Authors: Shih-Yuan Yu, Rozhin Yasaei, Qingrong Zhou, Tommy Nguyen, Mohammad
Abdullah Al Faruque
- Abstract要約: ハードウェアセキュリティアプリケーションのためのオープンソースのグラフ学習ツールHW2VECを提案する。
HW2VECはハードウェアトロイの木馬検出と知的財産海賊検出という2つのハードウェアセキュリティ関連タスクで最先端の性能を実現することができることを示す。
- 参考スコア(独自算出の注目度): 4.188344897982036
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: The time-to-market pressure and continuous growing complexity of hardware
designs have promoted the globalization of the Integrated Circuit (IC) supply
chain. However, such globalization also poses various security threats in each
phase of the IC supply chain. Although the advancements of Machine Learning
(ML) have pushed the frontier of hardware security, most conventional ML-based
methods can only achieve the desired performance by manually finding a robust
feature representation for circuits that are non-Euclidean data. As a result,
modeling these circuits using graph learning to improve design flows has
attracted research attention in the Electronic Design Automation (EDA) field.
However, due to the lack of supporting tools, only a few existing works apply
graph learning to resolve hardware security issues. To attract more attention,
we propose HW2VEC, an open-source graph learning tool that lowers the threshold
for newcomers to research hardware security applications with graphs. HW2VEC
provides an automated pipeline for extracting a graph representation from a
hardware design in various abstraction levels (register transfer level or
gate-level netlist). Besides, HW2VEC users can automatically transform the
non-Euclidean hardware designs into Euclidean graph embeddings for solving
their problems. In this paper, we demonstrate that HW2VEC can achieve
state-of-the-art performance on two hardware security-related tasks: Hardware
Trojan Detection and Intellectual Property Piracy Detection. We provide the
time profiling results for the graph extraction and the learning pipelines in
HW2VEC.
- Abstract(参考訳): ハードウェア設計の時間-市場圧力と継続的な成長の複雑さは、集積回路(IC)サプライチェーンのグローバル化を促進している。
しかし、このようなグローバル化はICサプライチェーンの各フェーズに様々なセキュリティ脅威をもたらす。
機械学習(ML)の進歩はハードウェアセキュリティのフロンティアを推し進めてきたが、従来のMLベースの手法のほとんどは、ユークリッド以外のデータである回路の堅牢な特徴表現を手動で見つけるだけで、望ましい性能を達成することができる。
その結果,電子設計自動化(EDA)分野において,設計フローを改善するためのグラフ学習を用いた回路のモデル化が注目されている。
しかし、サポートツールの欠如のため、ハードウェアのセキュリティ問題を解決するためにグラフ学習を適用する作業はごくわずかである。
さらに注意を引き付けるため,我々は,新参者がグラフを用いたハードウェアセキュリティアプリケーションを研究する際の閾値を下げる,オープンソースのグラフ学習ツールであるhw2vecを提案する。
HW2VECは、さまざまな抽象化レベル(登録転送レベルまたはゲートレベルのネットリスト)のハードウェア設計からグラフ表現を抽出する自動パイプラインを提供する。
さらに、hw2vecのユーザは、非ユークリッドのハードウェアデザインをeuclidean graph embeddedsに自動的に変換して、問題を解決することもできる。
本稿では,HW2VECがハードウェアトロイの木馬検出と知的財産海賊検出という2つのハードウェアセキュリティ関連タスクにおいて,最先端の性能を実現することを実証する。
HW2VECにおけるグラフ抽出と学習パイプラインの時間プロファイル結果を提供する。
関連論文リスト
- Graph Transformers for Large Graphs [57.19338459218758]
この研究は、モデルの特徴と重要な設計制約を識別することに焦点を当てた、単一の大規模グラフでの表現学習を前進させる。
この研究の重要な革新は、局所的な注意機構と組み合わされた高速な近傍サンプリング技術の作成である。
ogbn-products と snap-patents の3倍の高速化と16.8%の性能向上を報告し、ogbn-100M で LargeGT を5.9% の性能改善で拡張した。
論文 参考訳(メタデータ) (2023-12-18T11:19:23Z) - OTOv3: Automatic Architecture-Agnostic Neural Network Training and
Compression from Structured Pruning to Erasing Operators [57.145175475579315]
このトピックは、構造化プルーニングからニューラルアーキテクチャサーチまで、さまざまなテクニックにまたがっている。
第3世代のOTOv3(Noth-Train-Once)を導入する。
我々は,構造化プルーニングとニューラルアーキテクチャ探索におけるOTOv3の有効性を実証した。
論文 参考訳(メタデータ) (2023-12-15T00:22:55Z) - Verilog-to-PyG -- A Framework for Graph Learning and Augmentation on RTL
Designs [15.67829950106923]
本稿では,RTL設計をグラフ表現基盤に変換する,革新的なオープンソースフレームワークを提案する。
Verilog-to-PyG(V2PYG)フレームワークは、オープンソースのElectronic Design Automation(EDA)ツールチェーンOpenROADと互換性がある。
本稿では, グラフベースのRTL設計データベースの構築のために, 機能的等価設計拡張を可能にする新しいRTLデータ拡張手法を提案する。
論文 参考訳(メタデータ) (2023-11-09T20:11:40Z) - CktGNN: Circuit Graph Neural Network for Electronic Design Automation [67.29634073660239]
本稿では,回路トポロジ生成とデバイスサイズを同時に行う回路グラフニューラルネットワーク(CktGNN)を提案する。
オープンサーキットベンチマーク(OCB: Open Circuit Benchmark)は、オープンソースのデータセットで、10ドル(約10万円)の異なるオペレーショナルアンプを含む。
我々の研究は、アナログ回路のための学習ベースのオープンソース設計自動化への道を開いた。
論文 参考訳(メタデータ) (2023-08-31T02:20:25Z) - SimTeG: A Frustratingly Simple Approach Improves Textual Graph Learning [131.04781590452308]
テキストグラフ学習におけるフラストレーションに富んだアプローチであるSimTeGを提案する。
まず、下流タスクで予め訓練されたLM上で、教師付きパラメータ効率の微調整(PEFT)を行う。
次に、微調整されたLMの最後の隠れ状態を用いてノード埋め込みを生成する。
論文 参考訳(メタデータ) (2023-08-03T07:00:04Z) - DSHGT: Dual-Supervisors Heterogeneous Graph Transformer -- A pioneer
study of using heterogeneous graph learning for detecting software
vulnerabilities [17.47875830028395]
脆弱性検出はソフトウェアセキュリティにおいて重要な問題であり、学術と産業の両方から注目を集めている。
ディープラーニング、特にグラフニューラルネットワーク(GNN)の最近の進歩は、幅広いソフトウェア脆弱性の自動検出の可能性を明らかにしている。
この研究において、我々はCode Property Graphという形で異種グラフ表現を最初に探求した1人です。
論文 参考訳(メタデータ) (2023-06-02T08:57:13Z) - Efficient and Feasible Robotic Assembly Sequence Planning via Graph
Representation Learning [22.447462847331312]
本稿では,製品集合体に対するアセンブリグラフと呼ばれるグラフ表現を含む総合的なグラフィカルアプローチを提案する。
GRACEでは、グラフ入力から意味のある情報を抽出し、ステップバイステップでアセンブリシーケンスを予測する。
実験では,アルミニウムプロファイルの積変種にまたがって,本手法が実現可能なアセンブリシーケンスを予測可能であることを示す。
論文 参考訳(メタデータ) (2023-03-17T17:23:14Z) - GraphMAE: Self-Supervised Masked Graph Autoencoders [52.06140191214428]
本稿では,自己教師付きグラフ学習における課題を軽減するマスク付きグラフオートエンコーダGraphMAEを提案する。
我々は3つの異なるグラフ学習タスクに対して、21の公開データセットに関する広範な実験を行った。
その結果,GraphMAEはグラフオートエンコーダであり,設計に注意を払っている。
論文 参考訳(メタデータ) (2022-05-22T11:57:08Z) - Contrastive Graph Convolutional Networks for Hardware Trojan Detection
in Third Party IP Cores [12.98813441041061]
悪意のあるロジック(Hardware Trojans, HT)は、信頼できないベンダーによってIC設計で使用される3PIPコアに過剰に注入されることは、常に脅威である。
黄金のモデルを持たない合成可能なIPコアを含む設計におけるトリガーベースHTの同定法を開発した。
教師付きコントラスト学習を用いて学習したグラフ畳み込みネットワーク(GCN)に基づくディープラーニングモデルであるGATE-Netを提案する。
論文 参考訳(メタデータ) (2022-03-04T02:19:52Z) - Software Vulnerability Detection via Deep Learning over Disaggregated
Code Graph Representation [57.92972327649165]
この研究は、コードコーパスから安全でないパターンを自動的に学習するためのディープラーニングアプローチを探求する。
コードには解析を伴うグラフ構造が自然に認められるため,プログラムの意味的文脈と構造的規則性の両方を利用する新しいグラフニューラルネットワーク(GNN)を開発する。
論文 参考訳(メタデータ) (2021-09-07T21:24:36Z) - GraphACT: Accelerating GCN Training on CPU-FPGA Heterogeneous Platforms [1.2183405753834562]
グラフ畳み込みネットワーク(GCN)は、グラフ上での表現学習のための最先端のディープラーニングモデルとして登場した。
実質的かつ不規則なデータ通信のため、GCNの訓練を加速することは困難である。
我々はCPU-FPGAヘテロジニアスシステム上でGCNをトレーニングするための新しいアクセラレータを設計する。
論文 参考訳(メタデータ) (2019-12-31T21:19:01Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト(すべての情報・翻訳含む)の品質を保証せず、本サイト(すべての情報・翻訳含む)を使用して発生したあらゆる結果について一切の責任を負いません。