論文の概要: Power-Based Attacks on Spatial DNN Accelerators
- arxiv url: http://arxiv.org/abs/2108.12579v1
- Date: Sat, 28 Aug 2021 05:25:03 GMT
- ステータス: 処理完了
- システム内更新日: 2021-08-31 14:23:13.988135
- Title: Power-Based Attacks on Spatial DNN Accelerators
- Title（参考訳）: 空間DNN加速器のパワーベース攻撃
- Authors: Ge Li, Mohit Tiwari, and Michael Orshansky
- Abstract要約: 本稿では,一般的な8ビット数表現を用いた空間加速器の脆弱性について検討する。
複数のプロファイリングフェーズを持つテンプレートベースの新しいDPAは、たった40Kトレースで2D配列を完全に破壊することができる。
- 参考スコア（独自算出の注目度）: 11.536650557854324
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: With proliferation of DNN-based applications, the confidentiality of DNN
model is an important commercial goal. Spatial accelerators, that parallelize
matrix/vector operations, are utilized for enhancing energy efficiency of DNN
computation. Recently, model extraction attacks on simple accelerators, either
with a single processing element or running a binarized network, were
demonstrated using the methodology derived from differential power analysis
(DPA) attack on cryptographic devices. This paper investigates the
vulnerability of realistic spatial accelerators using general, 8-bit, number
representation.
We investigate two systolic array architectures with weight-stationary
dataflow: (1) a 3 $\times$ 1 array for a dot-product operation, and (2) a 3
$\times$ 3 array for matrix-vector multiplication. Both are implemented on the
SAKURA-G FPGA board. We show that both architectures are ultimately vulnerable.
A conventional DPA succeeds fully on the 1D array, requiring 20K power
measurements. However, the 2D array exhibits higher security even with 460K
traces. We show that this is because the 2D array intrinsically entails
multiple MACs simultaneously dependent on the same input. However, we find that
a novel template-based DPA with multiple profiling phases is able to fully
break the 2D array with only 40K traces. Corresponding countermeasures need to
be investigated for spatial DNN accelerators.
- Abstract（参考訳）: DNNベースのアプリケーションの普及に伴い、DNNモデルの機密性は重要な商業目標である。
行列/ベクトル演算を並列化する空間加速器は、DNN計算のエネルギー効率を高めるために使用される。
近年,DPA(差分電力解析)による暗号デバイスへの攻撃から導いた手法を用いて,単純なアクセルに対するモデル抽出攻撃を,単一の処理要素やバイナライズされたネットワーク上で行った。
本稿では,一般,8ビット数表現を用いた現実空間加速器の脆弱性について検討する。
本研究では,(1)ドット積演算のための3$\times$ 1配列,(2)行列ベクトル乗算のための3$\times$ 3配列の2つのsystolic配列アーキテクチャについて検討した。
どちらもSAkura-G FPGAボード上に実装されている。
両方のアーキテクチャが最終的に脆弱であることを示します。
従来のDPAは1Dアレイで完全に成功し、20Kの電力測定を必要とする。
しかし、2Dアレイは460Kのトレースでも高いセキュリティを示す。
これは、2D配列が本質的に同じ入力に依存する複数のMACを同時に持つためである。
しかし,複数のプロファイリングフェーズを持つテンプレートベースの新しいDPAは,40Kのトレースしか持たない2次元配列を完全に破壊できることがわかった。
空間的DNN加速器の対応策を検討する必要がある。
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