論文の概要: N3H-Core: Neuron-designed Neural Network Accelerator via FPGA-based Heterogeneous Computing Cores

• arxiv url: http://arxiv.org/abs/2112.08193v1
• Date: Wed, 15 Dec 2021 15:12:00 GMT
• ステータス: 処理完了
• システム内更新日: 2021-12-16 18:47:57.340391
• Title: N3H-Core: Neuron-designed Neural Network Accelerator via FPGA-based Heterogeneous Computing Cores
• Title（参考訳）: N3H-Core:FPGAベースの異種コンピューティングコアによるニューロン設計ニューラルネットワーク加速器
• Authors: Yu Gong, Zhihan Xu, Zhezhi He, Weifeng Zhang, Xiaobing Tu, Xiaoyao Liang, Li Jiang
• Abstract要約: FPGAを用いたニューラルネットワーク高速化のための異種計算システムを開発した。 提案するアクセラレータは、DSPとLUTをベースとしたGEMM(GEneral Matrix-Multiplication)コンピューティングコアで構成されている。 我々の設計では、最新のMix&Match設計よりも遅延が1.12-1.32x削減され、推論精度が向上した。
• 参考スコア（独自算出の注目度）: 26.38812379700231
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Accelerating the neural network inference by FPGA has emerged as a popular option, since the reconfigurability and high performance computing capability of FPGA intrinsically satisfies the computation demand of the fast-evolving neural algorithms. However, the popular neural accelerators on FPGA (e.g., Xilinx DPU) mainly utilize the DSP resources for constructing their processing units, while the rich LUT resources are not well exploited. Via the software-hardware co-design approach, in this work, we develop an FPGA-based heterogeneous computing system for neural network acceleration. From the hardware perspective, the proposed accelerator consists of DSP- and LUT-based GEneral Matrix-Multiplication (GEMM) computing cores, which forms the entire computing system in a heterogeneous fashion. The DSP- and LUT-based GEMM cores are computed w.r.t a unified Instruction Set Architecture (ISA) and unified buffers. Along the data flow of the neural network inference path, the computation of the convolution/fully-connected layer is split into two portions, handled by the DSP- and LUT-based GEMM cores asynchronously. From the software perspective, we mathematically and systematically model the latency and resource utilization of the proposed heterogeneous accelerator, regarding varying system design configurations. Through leveraging the reinforcement learning technique, we construct a framework to achieve end-to-end selection and optimization of the design specification of target heterogeneous accelerator, including workload split strategy, mixed-precision quantization scheme, and resource allocation of DSP- and LUT-core. In virtue of the proposed design framework and heterogeneous computing system, our design outperforms the state-of-the-art Mix&Match design with latency reduced by 1.12-1.32x with higher inference accuracy. The N3H-core is open-sourced at: https://github.com/elliothe/N3H_Core.
• Abstract（参考訳）: FPGAの再構成可能性とハイパフォーマンスコンピューティング能力は、高速進化するニューラルネットワークの計算要求を本質的に満足しているため、FPGAによるニューラルネットワーク推論の高速化が一般的な選択肢として浮上している。 しかし、FPGA上の一般的な神経アクセラレータ(例えばXilinx DPU)は主にDSPリソースを使用して処理ユニットを構築するが、リッチなLUTリソースは十分に活用されていない。 本研究では,ソフトウェア・ハードウェア共同設計手法を用いて,ニューラルネットワークアクセラレーションのためのFPGAベースの異種コンピューティングシステムを開発する。 ハードウェアの観点から、提案する加速器は、dspおよびlutベースのgemm(general matrix-multiplication)コンピューティングコアで構成され、コンピュータシステム全体を異質な方法で構成する。 DSPおよびLUTベースのGEMMコアは、統一命令セットアーキテクチャ(ISA)と統一バッファで計算される。 ニューラルネットワーク推論パスのデータフローに沿って、畳み込み/全接続された層の計算を2つの部分に分割し、DSPおよびLUTベースのGEMMコアで非同期に処理する。 ソフトウェアの観点からは,システム設計構成の異なる異種加速器の遅延と資源利用を数学的・体系的にモデル化する。 強化学習手法を活用し,ワークロード分割戦略,混合精度量子化手法,dspコアとlutコアのリソース割り当てなど,目標ヘテロジニアスアクセラレータの設計仕様のエンドツーエンド選択と最適化を実現するフレームワークを構築した。 提案した設計フレームワークとヘテロジニアスコンピューティングシステムにより,提案設計は最新のMix&Match設計よりも高い精度で1.12-1.32倍のレイテンシで性能を向上する。 N3Hコアは、https://github.com/elliothe/N3H_Coreでオープンソース化されている。

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