論文の概要: Energy-Efficient High-Accuracy Spiking Neural Network Inference Using Time-Domain Neurons

• arxiv url: http://arxiv.org/abs/2202.02015v2
• Date: Sun, 10 Apr 2022 02:13:34 GMT
• ステータス: 処理完了
• システム内更新日: 2023-02-26 21:00:13.587137
• Title: Energy-Efficient High-Accuracy Spiking Neural Network Inference Using Time-Domain Neurons
• Title（参考訳）: 時間領域ニューロンを用いたエネルギー効率の高いスパイクニューラルネットワーク推定
• Authors: Joonghyun Song, Jiwon Shin, Hanseok Kim, Woo-Seok Choi
• Abstract要約: 本稿では低出力高線形時間領域I&Fニューロン回路を提案する。 提案されたニューロンは、MNIST推論において4.3倍のエラー率をもたらす。 提案したニューロン回路で消費される電力は1ニューロンあたり0.230uWとシミュレートされ、これは既存の電圧領域ニューロンよりも桁違いに低い。
• 参考スコア（独自算出の注目度）: 0.18352113484137625
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Due to the limitations of realizing artificial neural networks on prevalent von Neumann architectures, recent studies have presented neuromorphic systems based on spiking neural networks (SNNs) to reduce power and computational cost. However, conventional analog voltage-domain integrate-and-fire (I&F) neuron circuits, based on either current mirrors or op-amps, pose serious issues such as nonlinearity or high power consumption, thereby degrading either inference accuracy or energy efficiency of the SNN. To achieve excellent energy efficiency and high accuracy simultaneously, this paper presents a low-power highly linear time-domain I&F neuron circuit. Designed and simulated in a 28nm CMOS process, the proposed neuron leads to more than 4.3x lower error rate on the MNIST inference over the conventional current-mirror-based neurons. In addition, the power consumed by the proposed neuron circuit is simulated to be 0.230uW per neuron, which is orders of magnitude lower than the existing voltage-domain neurons.
• Abstract（参考訳）: 広く普及しているフォン・ノイマンのアーキテクチャ上でニューラルネットワークを実現することの限界のため、近年の研究はspyking neural networks (snns)に基づくニューロモルフィックシステムを提案し、電力と計算コストを削減した。 しかし、従来のアナログ電圧領域集積ファイア(i&f)ニューロン回路は、電流ミラーまたはオペアンプをベースとし、非線形性や高消費電力などの深刻な問題を引き起こし、snnの推論精度またはエネルギー効率を低下させる。 エネルギー効率と高精度を同時に実現するために,低出力高線形時間領域I&Fニューロン回路を提案する。 28nmのCMOSプロセスで設計、シミュレートされ、提案されたニューロンは、従来の現在のミラーベースニューロンよりも4.3倍低い誤差率となる。 さらに、提案したニューロン回路によって消費される電力は、既存の電圧領域ニューロンよりも桁違い低い1ニューロン当たり0.230uWとシミュレートされる。

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