論文の概要: Hardware-Robust In-RRAM-Computing for Object Detection

• arxiv url: http://arxiv.org/abs/2205.03996v1
• Date: Mon, 9 May 2022 01:46:24 GMT
• ステータス: 処理完了
• システム内更新日: 2022-05-11 01:14:12.473999
• Title: Hardware-Robust In-RRAM-Computing for Object Detection
• Title（参考訳）: オブジェクト検出のためのハードウェアロバストIn-RRAM計算
• Authors: Yu-Hsiang Chiang, Cheng En Ni, Yun Sung, Tuo-Hung Hou, Tian-Sheuan Chang, and Shyh Jye Jou
• Abstract要約: In-RRAMコンピューティングは、ハードウェアにおいて大きなデバイスバリエーションと多くの非理想的効果に悩まされた。 本稿では,オブジェクト検出のためのハードウェアロバストIRCマクロを設計するためのハードウェアとソフトウェアの共同最適化手法を提案する。 提案手法は3.85%のmAP降下しか持たない複雑な物体検出タスクにうまく適用されている。
• 参考スコア（独自算出の注目度）: 0.15113576014047125
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In-memory computing is becoming a popular architecture for deep-learning hardware accelerators recently due to its highly parallel computing, low power, and low area cost. However, in-RRAM computing (IRC) suffered from large device variation and numerous nonideal effects in hardware. Although previous approaches including these effects in model training successfully improved variation tolerance, they only considered part of the nonideal effects and relatively simple classification tasks. This paper proposes a joint hardware and software optimization strategy to design a hardware-robust IRC macro for object detection. We lower the cell current by using a low word-line voltage to enable a complete convolution calculation in one operation that minimizes the impact of nonlinear addition. We also implement ternary weight mapping and remove batch normalization for better tolerance against device variation, sense amplifier variation, and IR drop problem. An extra bias is included to overcome the limitation of the current sensing range. The proposed approach has been successfully applied to a complex object detection task with only 3.85\% mAP drop, whereas a naive design suffers catastrophic failure under these nonideal effects.
• Abstract（参考訳）: 近年、インメモリコンピューティングは、高並列コンピューティング、低消費電力、低領域コストのため、ディープラーニングハードウェアアクセラレーターの一般的なアーキテクチャとなっている。 しかし、in-rramコンピューティング(irc)は大きなデバイス変動とハードウェアの非理想的影響に苦しんだ。 モデルトレーニングにおけるこれらの効果を含む以前のアプローチは、変動耐性を改善できたが、彼らは非理想的効果の一部と比較的単純な分類タスクしか考慮しなかった。 本稿では,オブジェクト検出のためのハードウェアロバストIRCマクロを設計するためのハードウェアとソフトウェアの共同最適化手法を提案する。 非線形加算の影響を最小限に抑える1つの演算で完全な畳み込み計算を可能にするために、低ワード線電圧を用いてセル電流を下げる。 また,3次重みマッピングを実装し,デバイス変動に対する耐性向上,センスアンプ変動,irドロップ問題に対してバッチ正規化を除去した。 電流センシング範囲の制限を克服するために、余分なバイアスを含む。 提案手法は3.85\%のマップドロップしか持たない複雑な物体検出タスクにうまく適用できたが、単純な設計ではこれらの非理想的影響下で壊滅的な失敗に苦しめられている。

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