論文の概要: PolyMPCNet: Towards ReLU-free Neural Architecture Search in Two-party
Computation Based Private Inference
- arxiv url: http://arxiv.org/abs/2209.09424v1
- Date: Tue, 20 Sep 2022 02:47:37 GMT
- ステータス: 処理完了
- システム内更新日: 2022-09-21 19:40:47.085878
- Title: PolyMPCNet: Towards ReLU-free Neural Architecture Search in Two-party
Computation Based Private Inference
- Title(参考訳): PolyMPCNet: 二次元計算に基づくプライベート推論におけるReLUフリーニューラルネットワーク探索を目指して
- Authors: Hongwu Peng, Shanglin Zhou, Yukui Luo, Shijin Duan, Nuo Xu, Ran Ran,
Shaoyi Huang, Chenghong Wang, Tong Geng, Ang Li, Wujie Wen, Xiaolin Xu and
Caiwen Ding
- Abstract要約: プライバシー保護型ディープラーニング(DL)計算を可能にするために,セキュアなマルチパーティ計算(MPC)が議論されている。
MPCは計算オーバーヘッドが非常に高く、大規模システムではその人気を阻害する可能性がある。
本研究では,MPC比較プロトコルとハードウェアアクセラレーションの協調オーバーヘッド削減のための,PolyMPCNetという体系的なフレームワークを開発する。
- 参考スコア(独自算出の注目度): 23.795457990555878
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: The rapid growth and deployment of deep learning (DL) has witnessed emerging
privacy and security concerns. To mitigate these issues, secure multi-party
computation (MPC) has been discussed, to enable the privacy-preserving DL
computation. In practice, they often come at very high computation and
communication overhead, and potentially prohibit their popularity in large
scale systems. Two orthogonal research trends have attracted enormous interests
in addressing the energy efficiency in secure deep learning, i.e., overhead
reduction of MPC comparison protocol, and hardware acceleration. However, they
either achieve a low reduction ratio and suffer from high latency due to
limited computation and communication saving, or are power-hungry as existing
works mainly focus on general computing platforms such as CPUs and GPUs.
In this work, as the first attempt, we develop a systematic framework,
PolyMPCNet, of joint overhead reduction of MPC comparison protocol and hardware
acceleration, by integrating hardware latency of the cryptographic building
block into the DNN loss function to achieve high energy efficiency, accuracy,
and security guarantee. Instead of heuristically checking the model sensitivity
after a DNN is well-trained (through deleting or dropping some non-polynomial
operators), our key design principle is to em enforce exactly what is assumed
in the DNN design -- training a DNN that is both hardware efficient and secure,
while escaping the local minima and saddle points and maintaining high
accuracy. More specifically, we propose a straight through polynomial
activation initialization method for cryptographic hardware friendly trainable
polynomial activation function to replace the expensive 2P-ReLU operator. We
develop a cryptographic hardware scheduler and the corresponding performance
model for Field Programmable Gate Arrays (FPGA) platform.
- Abstract(参考訳): ディープラーニング(DL)の急速な成長と展開は、新たなプライバシとセキュリティ上の懸念を目の当たりにした。
これらの問題を緩和するため、プライバシー保護のDL計算を可能にするために、セキュアなマルチパーティ計算(MPC)が議論されている。
実際には、計算と通信のオーバーヘッドが非常に高く、大規模システムではその人気を阻害する可能性がある。
2つの直交研究トレンドは、セキュアなディープラーニングにおけるエネルギー効率、すなわちmpc比較プロトコルのオーバーヘッド削減とハードウェアアクセラレーションに多大な関心を寄せている。
しかし、計算量や通信量が少ないため、低還元率を達成し、レイテンシの低下に悩まされるか、あるいはCPUやGPUといった一般的なコンピューティングプラットフォームに重点を置いているため、電力不足になる。
そこで本研究では,暗号ビルディングブロックのハードウェア遅延をdnn損失関数に統合し,高エネルギー効率,精度,セキュリティ保証を実現し,mpc比較プロトコルとハードウェアアクセラレーションを共同でオーバーヘッド削減するシステムフレームワークであるpolympcnetを開発した。
DNNが十分にトレーニングされた後、モデル感度をヒューリスティックにチェックする代わりに(いくつかの非ポリノミカル演算子を削除または削除することで)、DNN設計で想定されることを正確に実施すること -- ハードウェア効率と安全性の両方のDNNをトレーニングし、ローカルのミニマやサドルポイントを回避し、高い精度を維持することです。
具体的には、高価な2P-ReLU演算子を置き換えるために、暗号ハードウェアフレンドリなトレーニング可能な多項式アクティベーション関数の直通多項式アクティベーション初期化法を提案する。
我々は,フィールドプログラマブルゲートアレイ(fpga)プラットフォームのための暗号ハードウェアスケジューラと対応する性能モデルを開発した。
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