Fugu-MT 論文翻訳(概要): Sparse Periodic Systolic Dataflow for Lowering Latency and Power Dissipation of Convolutional Neural Network Accelerators

論文の概要: Sparse Periodic Systolic Dataflow for Lowering Latency and Power Dissipation of Convolutional Neural Network Accelerators

arxiv url: http://arxiv.org/abs/2207.00068v1
Date: Thu, 30 Jun 2022 19:16:46 GMT
ステータス: 処理完了
システム内更新日: 2022-07-05 04:52:27.083036
Title: Sparse Periodic Systolic Dataflow for Lowering Latency and Power Dissipation of Convolutional Neural Network Accelerators
Title（参考訳）: 畳み込みニューラルネットワーク加速器の低レイテンシ化と電力散逸のためのスパース周期シストリックデータフロー
Authors: Jung Hwan Heo, Arash Fayyazi, Amirhossein Esmaili, Massoud Pedram
Abstract要約: 本稿では,SPS(Sparse periodic systolic)データフローについて紹介する。 PPSの規則性を活用することで、スパシティ対応コンパイラは重みを最適に並べ替え、ハードウェアの単純なインデックス化ユニットを使用して重みとアクティベーションの一致を生成する。
参考スコア（独自算出の注目度）: 3.043665249713003
License: http://creativecommons.org/licenses/by/4.0/
Abstract: This paper introduces the sparse periodic systolic (SPS) dataflow, which advances the state-of-the-art hardware accelerator for supporting lightweight neural networks. Specifically, the SPS dataflow enables a novel hardware design approach unlocked by an emergent pruning scheme, periodic pattern-based sparsity (PPS). By exploiting the regularity of PPS, our sparsity-aware compiler optimally reorders the weights and uses a simple indexing unit in hardware to create matches between the weights and activations. Through the compiler-hardware codesign, SPS dataflow enjoys higher degrees of parallelism while being free of the high indexing overhead and without model accuracy loss. Evaluated on popular benchmarks such as VGG and ResNet, the SPS dataflow and accompanying neural network compiler outperform prior work in convolutional neural network (CNN) accelerator designs targeting FPGA devices. Against other sparsity-supporting weight storage formats, SPS results in 4.49x energy efficiency gain while lowering storage requirements by 3.67x for total weight storage (non-pruned weights plus indexing) and 22,044x for indexing memory.
Abstract（参考訳）: 本稿では,SPS(Sparse periodic systolic)データフローについて紹介する。具体的には、SPSデータフローは、創発的なプルーニングスキーム、周期的パターンベースのスポーシティ(PPS)によって解放される新しいハードウェア設計アプローチを可能にする。 PPSの規則性を活用することで、スパシティ対応コンパイラは重みを最適に並べ替え、ハードウェアの単純なインデックス化ユニットを使用して重みとアクティベーションの一致を生成する。コンパイラ・ハードウエアのコードサインを通じて、SPSデータフローは高いインデックス化オーバーヘッドとモデル精度の損失を伴わずに高い並列性を享受する。 vggやresnetのような一般的なベンチマークで評価されたspsデータフローとそれに伴うニューラルネットワークコンパイラは、fpgaデバイスをターゲットにした畳み込みニューラルネットワーク(cnn)アクセラレータ設計の以前の作業よりも優れている。他の空間的に支持される重量記憶形式に対して、SPSは4.49倍のエネルギー効率向上を達成し、総重量記憶の3.67倍、インデックス化メモリの22,044倍に低下させる。

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