論文の概要: Hardness of braided quantum circuit optimization in the surface code

• arxiv url: http://arxiv.org/abs/2302.00273v1
• Date: Wed, 1 Feb 2023 06:35:50 GMT
• ステータス: 処理完了
• システム内更新日: 2023-02-02 17:52:48.008553
• Title: Hardness of braided quantum circuit optimization in the surface code
• Title（参考訳）: 表面コードにおけるブレンド量子回路最適化の硬さ
• Authors: Kunihiro Wasa, Shin Nishio, Koki Suetsugu, Michael Hanks, Ashley Stephens, Yu Yokoi, and Kae Nemoto
• Abstract要約: 大規模量子情報処理では、量子デバイスにおけるノイズの影響を軽減するために、量子エラー符号を使用する必要がある。 表面符号のような位相的誤り訂正符号は、2次元の物理量子ビット配列における局所的相互作用のみを用いて実装できるので、有望な候補である。 しかし、誤り訂正には時間的オーバーヘッド、物理量子ビットの数、物理ゲートの数も伴う。
• 参考スコア（独自算出の注目度）: 0.1759008116536278
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Large-scale quantum information processing requires the use of quantum error correcting codes to mitigate the effects of noise in quantum devices. Topological error-correcting codes, such as surface codes, are promising candidates as they can be implemented using only local interactions in a two-dimensional array of physical qubits. Procedures such as defect braiding and lattice surgery can then be used to realize a fault-tolerant universal set of gates on the logical space of such topological codes. However, error correction also introduces a significant overhead in computation time, the number of physical qubits, and the number of physical gates. While optimizing fault-tolerant circuits to minimize this overhead is critical, the computational complexity of such optimization problems remains unknown. This ambiguity leaves room for doubt surrounding the most effective methods for compiling fault-tolerant circuits for a large-scale quantum computer. In this paper, we show that the optimization of a special subset of braided quantum circuits is NP-hard by a polynomial-time reduction of the optimization problem into a specific problem called Planar Rectilinear 3SAT.
• Abstract（参考訳）: 大規模量子情報処理では、量子デバイスにおけるノイズの影響を軽減するために、量子エラー訂正符号を使用する必要がある。 表面符号のような位相的誤り訂正符号は、2次元の物理量子ビット配列における局所的相互作用のみを用いて実装できるので、有望な候補である。 欠陥ブレイディングや格子手術のような手順は、そのような位相符号の論理空間上のゲートのフォールトトレラントな普遍集合を実現するのに使うことができる。 しかし、誤り訂正は計算時間、物理量子ビット数、物理ゲート数にも大きなオーバーヘッドをもたらす。 このオーバーヘッドを最小限に抑えるためにフォールトトレラント回路を最適化することは重要であるが、このような最適化問題の計算複雑性は依然として不明である。 この曖昧さは、大規模な量子コンピュータのためにフォールトトレラント回路をコンパイルする最も効果的な方法を取り巻く疑念を招いている。 本稿では,最適化問題の多項式時間削減により,ブレイド量子回路の特別な部分集合の最適化がNPハードであることを示し,Planar Rectilinear 3SATと呼ばれる特定の問題に分解する。

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