論文の概要: RRNet: Towards ReLU-Reduced Neural Network for Two-party Computation Based Private Inference

• arxiv url: http://arxiv.org/abs/2302.02292v1
• Date: Sun, 5 Feb 2023 04:02:13 GMT
• ステータス: 処理完了
• システム内更新日: 2023-02-07 19:01:39.495400
• Title: RRNet: Towards ReLU-Reduced Neural Network for Two-party Computation Based Private Inference
• Title（参考訳）: RRNet: サードパーティ計算に基づくプライベート推論のためのReLU-Reduced Neural Networkを目指して
• Authors: Hongwu Peng, Shanglin Zhou, Yukui Luo, Nuo Xu, Shijin Duan, Ran Ran, Jiahui Zhao, Shaoyi Huang, Xi Xie, Chenghong Wang, Tong Geng, Wujie Wen, Xiaolin Xu, and Caiwen Ding
• Abstract要約: 本稿では,MPC比較プロトコルのオーバーヘッドを減らし,ハードウェアアクセラレーションによる計算を高速化するフレームワークRRNetを紹介する。 提案手法は,暗号ビルディングブロックのハードウェア遅延をDNN損失関数に統合し,エネルギー効率,精度,セキュリティ保証を改善する。
• 参考スコア（独自算出の注目度）: 17.299835585861747
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The proliferation of deep learning (DL) has led to the emergence of privacy and security concerns. To address these issues, secure Two-party computation (2PC) has been proposed as a means of enabling privacy-preserving DL computation. However, in practice, 2PC methods often incur high computation and communication overhead, which can impede their use in large-scale systems. To address this challenge, we introduce RRNet, a systematic framework that aims to jointly reduce the overhead of MPC comparison protocols and accelerate computation through hardware acceleration. Our approach integrates the hardware latency of cryptographic building blocks into the DNN loss function, resulting in improved energy efficiency, accuracy, and security guarantees. Furthermore, we propose a cryptographic hardware scheduler and corresponding performance model for Field Programmable Gate Arrays (FPGAs) to further enhance the efficiency of our framework. Experiments show RRNet achieved a much higher ReLU reduction performance than all SOTA works on CIFAR-10 dataset.
• Abstract（参考訳）: ディープラーニング(DL)の普及は、プライバシとセキュリティ上の懸念の出現につながっている。 これらの問題を解決するために,プライバシ保存型dl計算を実現する手段として,セキュアな二者計算(2pc)が提案されている。 しかし、実際には、2pc法は高い計算と通信のオーバーヘッドを伴い、大規模システムでの使用を阻害することがある。 この課題に対処するため,我々は,mpc比較プロトコルのオーバーヘッドを削減し,ハードウェアアクセラレーションによる計算を高速化することを目的とした体系的フレームワークrrnetを紹介する。 本手法では,dnn損失関数に暗号ブロックのハードウェア遅延を組み込むことにより,エネルギー効率,精度,セキュリティの保証が向上する。 さらに,フィールドプログラマブルゲートアレイ(FPGA)のハードウェアスケジューラとそれに対応する性能モデルを提案し,フレームワークの効率をさらに向上する。 RRNetは、CIFAR-10データセット上の全てのSOTA作業よりもはるかに高いReLU低減性能を達成した。

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