論文の概要: A FPGA-based architecture for real-time cluster finding in the LHCb silicon pixel detector

• arxiv url: http://arxiv.org/abs/2302.03972v1
• Date: Wed, 8 Feb 2023 10:08:34 GMT
• ステータス: 処理完了
• システム内更新日: 2023-02-09 16:46:50.601834
• Title: A FPGA-based architecture for real-time cluster finding in the LHCb silicon pixel detector
• Title（参考訳）: LHCbシリコン画素検出器におけるリアルタイムクラスタ検出のためのFPGAアーキテクチャ
• Authors: G. Bassi, L. Giambastiani, K. Hennessy, F. Lazzari, M. J. Morello, T. Pajero, A. Fernandez Prieto, G. Punzi
• Abstract要約: 本稿では,新しいVELO検出器のヒット位置を再構築するための2次元クラスタファインダーアーキテクチャの,独自のVHDLファームウェアの実装について述べる。 事前処理により、ソフトウェアトリガーの第1レベルは、イベントの11%高いレートを受け入れることができる。 さらに、生のピクセルデータを読み出しレベルに落として、DAQ帯域幅の約14%を節約できる。
• 参考スコア（独自算出の注目度）: 0.8431877864777444
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This article describes a custom VHDL firmware implementation of a two-dimensional cluster-finder architecture for reconstructing hit positions in the new vertex pixel detector (VELO) that is part of the LHCb Upgrade. This firmware has been deployed to the existing FPGA cards that perform the readout of the VELO, as a further enhancement of the DAQ system, and will run in real time during physics data taking, reconstructing VELO hits coordinates on-the-fly at the LHC collision rate. This pre-processing allows the first level of the software trigger to accept a 11% higher rate of events, as the ready-made hits coordinates accelerate the track reconstruction and consumes significantly less electrical power. It additionally allows the raw pixel data to be dropped at the readout level, thus saving approximately 14% of the DAQ bandwidth. Detailed simulation studies have shown that the use of this real-time cluster finding does not introduce any appreciable degradation in the tracking performance in comparison to a full-fledged software implementation. This work is part of a wider effort aimed at boosting the real-time processing capability of HEP experiments by delegating intensive tasks to dedicated computing accelerators deployed at the earliest stages of the data acquisition chain.
• Abstract（参考訳）: 本稿では、LHCb Upgradeの一部である新しい頂点画素検出器(VELO)のヒット位置を再構築するための2次元クラスタファインダーアーキテクチャのカスタムVHDLファームウェアの実装について述べる。 このファームウェアは、DAQシステムのさらなる強化として、VELOの読み出しを行う既存のFPGAカードにデプロイされ、LHC衝突速度でVELOがオンザフライで座標を打つ物理データ取得、再構成の間、リアルタイムに実行される。 この前処理により、第1レベルのソフトウェアトリガーが11%以上のイベントを受信できるようになり、既製のヒット座標がトラックの再構築を加速し、電力消費量が大幅に減少する。 さらに、生のピクセルデータを読み出しレベルに落として、DAQ帯域幅の約14%を節約できる。 詳細なシミュレーション研究により、このリアルタイムクラスタ発見の使用は、本格的なソフトウェア実装と比較してトラッキング性能の劣化を生じさせないことが示されている。 この作業は、HEP実験のリアルタイム処理能力を向上するために、データ取得チェーンの初期段階にデプロイされた専用コンピューティングアクセラレーターに集中的なタスクを委譲することを目的としている。

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