論文の概要: A Machine Learning Approach to Improving Timing Consistency between
Global Route and Detailed Route
- arxiv url: http://arxiv.org/abs/2305.06917v2
- Date: Mon, 2 Oct 2023 18:23:26 GMT
- ステータス: 処理完了
- システム内更新日: 2023-10-05 08:24:47.731579
- Title: A Machine Learning Approach to Improving Timing Consistency between
Global Route and Detailed Route
- Title（参考訳）: グローバル経路と詳細な経路のタイミング整合性を改善する機械学習手法
- Authors: Vidya A. Chhabria, Wenjing Jiang, Andrew B. Kahng, Sachin S.
Sapatnekar
- Abstract要約: 不正確なタイミング予測は設計の労力を浪費し、回路性能を損なう。
この研究は、時間と「完全」ネットリストを最適化する最も初期の機会であるクロックツリー合成と配置の合法化の後のタイミング予測に焦点を当てている。
GR-based parasiticと時間推定のギャップを埋めるために,ポストGR最適化におけるポストDR結果のギャップを埋めるため,機械学習(ML)ベースのモデルを提案する。
- 参考スコア（独自算出の注目度）: 3.202646674984817
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Due to the unavailability of routing information in design stages prior to
detailed routing (DR), the tasks of timing prediction and optimization pose
major challenges. Inaccurate timing prediction wastes design effort, hurts
circuit performance, and may lead to design failure. This work focuses on
timing prediction after clock tree synthesis and placement legalization, which
is the earliest opportunity to time and optimize a "complete" netlist. The
paper first documents that having "oracle knowledge" of the final post-DR
parasitics enables post-global routing (GR) optimization to produce improved
final timing outcomes. To bridge the gap between GR-based parasitic and timing
estimation and post-DR results during post-GR optimization, machine learning
(ML)-based models are proposed, including the use of features for macro
blockages for accurate predictions for designs with macros. Based on a set of
experimental evaluations, it is demonstrated that these models show higher
accuracy than GR-based timing estimation. When used during post-GR
optimization, the ML-based models show demonstrable improvements in post-DR
circuit performance. The methodology is applied to two different tool flows -
OpenROAD and a commercial tool flow - and results on 45nm bulk and 12nm FinFET
enablements show improvements in post-DR slack metrics without increasing
congestion. The models are demonstrated to be generalizable to designs
generated under different clock period constraints and are robust to training
data with small levels of noise.
- Abstract（参考訳）: 詳細なルーティング (DR) の前に設計段階ではルーティング情報が利用できないため、タイミング予測と最適化のタスクが大きな課題となる。
不正確なタイミング予測は設計の労力を浪費し、回路性能を損なう。
この研究は、時間と「完全」ネットリストを最適化する最も初期の機会であるクロックツリー合成と配置の合法化後のタイミング予測に焦点を当てている。
本論文は, 最終DR寄生虫の「おかしな知識」を持つことにより, 言語後ルーティング(GR)の最適化が実現し, 最終タイミングを改善できることを示す。
ポストgr最適化におけるgrに基づく寄生虫とタイミング推定とポストdr結果とのギャップを埋めるため、マクロを用いた設計の正確な予測にマクロブロックの機能を使用するなど、機械学習(ml)ベースのモデルを提案する。
実験結果から,これらのモデルがgrに基づくタイミング推定よりも高い精度を示すことを実証した。
ポストGR最適化で使用する場合、MLベースのモデルはポストDR回路の性能を実証的に改善する。
この手法は、OpenROADと商用ツールフローの2つの異なるツールフローに適用され、45nmバルクと12nm FinFETの有効化の結果は、混雑を増大させることなく、ポストDRスラックメトリクスの改善を示す。
これらのモデルは、異なるクロック周期の制約の下で生成される設計に一般化できることが示されており、少量のノイズレベルを持つトレーニングデータに堅牢である。
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