論文の概要: Ion-Trap Chip Architecture Optimized for Implementation of Quantum Error-Correcting Code

• arxiv url: http://arxiv.org/abs/2501.15200v1
• Date: Sat, 25 Jan 2025 12:49:07 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-01-28 13:56:01.396135
• Title: Ion-Trap Chip Architecture Optimized for Implementation of Quantum Error-Correcting Code
• Title（参考訳）: 量子誤り訂正符号の実装に最適化されたイオントラップチップアーキテクチャ
• Authors: Jeonghoon Lee, Hyeongjun Jeon, Taehyun Kim,
• Abstract要約: ゲートと非トランジショナル操作の両方を効率的に実行するための新しいイオントラップ最適化アーキテクチャを提案する。 非横断ゲートとシンドローム抽出の領域を区別することにより、チップレイアウトはイオン遮断を最小化し、物理実装を単純化する。
• 参考スコア（独自算出の注目度）: 5.89889361990138
• License:
• Abstract: We propose a new ion-trap architecture optimized for the efficient execution of both transversal and non-transversal gate operations in a two-dimensional color code. By differentiating the regions for transversal gates from those for non-transversal gates and syndrome extraction, which require distinct qubit connectivities, our chip layout minimizes ion shuttling and simplifies physical implementations. We also provide a dedicated transpiler and scheduler for this architecture, wherein the scheduler coordinates the sequence of operations and inserts the necessary swap and shuttling operations. Finally, we developed an error analyzer to evaluate the chip's performance across a variety of quantum algorithms. Simulation results confirm that our architecture can significantly increase success rates and reduce gate error probabilities, particularly lowering the effective two-qubit gate error probability to about 10^{-8} when a quantum error-correcting code of 31 physical qubits is employed. Our findings clearly show that the improvement in success rates clearly outweighs the runtime overhead, demonstrating that strategic hardware-scheduler co-design can advance quantum systems towards reliable, large-scale computing, potentially surpassing classical capabilities.
• Abstract（参考訳）: 本稿では,2次元カラーコードにおけるトランスバーサルゲート操作と非トランスバーサルゲート操作の両方の効率的な実行に最適化された新しいイオントラップアーキテクチャを提案する。 異なる量子ビット接続性を必要とする非反転ゲート領域とシンドローム抽出領域を区別することにより、チップレイアウトはイオン遮断を最小化し、物理実装を単純化する。 また,本アーキテクチャ用の専用のトランスパイラとスケジューラを提供し,スケジューラが操作の順序を調整し,必要なスワップとシャットリング操作を挿入する。 最後に,様々な量子アルゴリズムでチップの性能を評価するための誤差解析器を開発した。 シミュレーションの結果,本アーキテクチャは成功率を大幅に向上させ,特に31量子ビットの量子誤り訂正符号を用いる場合,有効2量子ゲート誤差確率を約10^{-8}に下げることが可能であることが確認された。 ハードウェアとスケジューリングの戦略的共同設計により、量子システムを信頼性の高い大規模コンピューティングに推し進め、古典的能力を上回る可能性があることを示す。

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