Fugu-MT 論文翻訳(概要): REED: Chiplet-Based Accelerator for Fully Homomorphic Encryption

論文の概要: REED: Chiplet-Based Accelerator for Fully Homomorphic Encryption

arxiv url: http://arxiv.org/abs/2308.02885v2
Date: Wed, 1 May 2024 10:27:34 GMT
ステータス: 処理完了
システム内更新日: 2024-05-02 20:30:46.675144
Title: REED: Chiplet-Based Accelerator for Fully Homomorphic Encryption
Title（参考訳）: REED: 完全同型暗号化のためのチップレットベースの加速器
Authors: Aikata Aikata, Ahmet Can Mert, Sunmin Kwon, Maxim Deryabin, Sujoy Sinha Roy,
Abstract要約: 本稿では,従来のモノリシック設計の限界を克服する,マルチチップベースのFHEアクセラレータREEDについて紹介する。その結果、REED 2.5Dマイクロプロセッサはチップ面積96.7 mm$2$、平均電力49.4Wを7nm技術で消費していることがわかった。
参考スコア（独自算出の注目度）: 4.713756093611972
License: http://creativecommons.org/licenses/by/4.0/
Abstract: Fully Homomorphic Encryption (FHE) enables privacy-preserving computation and has many applications. However, its practical implementation faces massive computation and memory overheads. To address this bottleneck, several Application-Specific Integrated Circuit (ASIC) FHE accelerators have been proposed. All these prior works put every component needed for FHE onto one chip (monolithic), hence offering high performance. However, they suffer from practical problems associated with large-scale chip design, such as inflexibility, low yield, and high manufacturing cost. In this paper, we present the first-of-its-kind multi-chiplet-based FHE accelerator `REED' for overcoming the limitations of prior monolithic designs. To utilize the advantages of multi-chiplet structures while matching the performance of larger monolithic systems, we propose and implement several novel strategies in the context of FHE. These include a scalable chiplet design approach, an effective framework for workload distribution, a custom inter-chiplet communication strategy, and advanced pipelined Number Theoretic Transform and automorphism design to enhance performance. Experimental results demonstrate that REED 2.5D microprocessor consumes 96.7 mm$^2$ chip area, 49.4 W average power in 7nm technology. It could achieve a remarkable speedup of up to 2,991x compared to a CPU (24-core 2xIntel X5690) and offer 1.9x better performance, along with a 50% reduction in development costs when compared to state-of-the-art ASIC FHE accelerators. Furthermore, our work presents the first instance of benchmarking an encrypted deep neural network (DNN) training. Overall, the REED architecture design offers a highly effective solution for accelerating FHE, thereby significantly advancing the practicality and deployability of FHE in real-world applications.
Abstract（参考訳）: 完全同型暗号化(FHE)は、プライバシ保護計算を可能にし、多くのアプリケーションを持つ。しかし、その実践的な実装は、膨大な計算とメモリオーバーヘッドに直面している。このボトルネックに対処するため、いくつかのアプリケーション専用集積回路(ASIC)FHEアクセラレータが提案されている。これらの以前の作業はすべて、FHEに必要なすべてのコンポーネントを1つのチップ(モノリシック)に配置し、高性能を実現した。しかし、それらは、柔軟性、低収率、製造コストなど、大規模なチップ設計に関連する実用上の問題に悩まされている。本稿では,従来のモノリシック設計の限界を克服するための,マルチチップベースのFHEアクセラレータ「REED」について述べる。大規模モノリシックシステムの性能に適合しながら,マルチチップ構造の利点を生かし,FHEの文脈で新たな戦略を提案し,実装する。これには、スケーラブルなチップレット設計アプローチ、ワークロード分散のための効果的なフレームワーク、カスタムのチップレット間通信戦略、高性能なパイプライン数理論変換と自己同型設計などが含まれる。実験の結果、REED 2.5Dマイクロプロセッサはチップ面積96.7 mm$^2$、平均出力49.4Wを7nm技術で消費していることがわかった。 CPU(24コアの2xIntel X5690)と比較して2,991倍のスピードアップを実現し、1.9倍の性能を実現し、最先端のASIC FHEアクセラレータと比べて開発コストを50%削減できる。さらに、我々の研究は、暗号化されたディープニューラルネットワーク(DNN)トレーニングをベンチマークする最初の事例を示す。全体として、REEDアーキテクチャ設計はFHEを加速するための非常に効果的なソリューションを提供し、現実世界のアプリケーションにおけるFHEの実用性とデプロイ性を大幅に向上させる。

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