論文の概要: Efficient Hardware Implementation of Constant Time Sampling for HQC

• arxiv url: http://arxiv.org/abs/2309.16493v1
• Date: Thu, 28 Sep 2023 14:57:48 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-25 14:15:19.827514
• Title: Efficient Hardware Implementation of Constant Time Sampling for HQC
• Title（参考訳）: HQCにおける定数時間サンプリングの効率的なハードウェア実装
• Authors: Maximilian Schöffel, Johannes Feldmann, Norbert Wehn,
• Abstract要約: HQCは、NISTのポスト量子暗号標準化プロセスの最終ラウンドにおける、コードベースのファイナリストの1つである。 HQCにおけるハードウェアの効率的な実装とセキュリティに関して重要な計算カーネルは、乱数を引き出すのに使用されるサンプリング方法である。 セキュリティの臨界により、最近、サイドチャネル攻撃に対する堅牢性を高めるためにサンプリングアルゴリズムが更新された。
• 参考スコア（独自算出の注目度）: 2.5234156040689237
• License: http://creativecommons.org/licenses/by-sa/4.0/
• Abstract: HQC is one of the code-based finalists in the last round of the NIST post quantum cryptography standardization process. In this process, security and implementation efficiency are key metrics for the selection of the candidates. A critical compute kernel with respect to efficient hardware implementations and security in HQC is the sampling method used to derive random numbers. Due to its security criticality, recently an updated sampling algorithm was presented to increase its robustness against side-channel attacks. In this paper, we pursue a cross layer approach to optimize this new sampling algorithm to enable an efficient hardware implementation without comprising the original algorithmic security and side-channel attack robustness. We compare our cross layer based implementation to a direct hardware implementation of the original algorithm and to optimized implementations of the previous sampler version. All implementations are evaluated using the Xilinx Artix 7 FPGA. Our results show that our approach reduces the latency by a factor of 24 compared to the original algorithm and by a factor of 28 compared to the previously used sampler with significantly less resources.
• Abstract（参考訳）: HQCは、NISTのポスト量子暗号標準化プロセスの最終ラウンドにおける、コードベースのファイナリストの1つである。 このプロセスでは、セキュリティと実装の効率が候補の選択の鍵となる指標となる。 HQCにおけるハードウェアの効率的な実装とセキュリティに関して重要な計算カーネルは、乱数を引き出すのに使用されるサンプリング方法である。 セキュリティの臨界により、最近、サイドチャネル攻撃に対する堅牢性を高めるためにサンプリングアルゴリズムが更新された。 本稿では,この新たなサンプリングアルゴリズムを最適化し,元のアルゴリズムセキュリティとサイドチャネルアタックロバスト性を含むことなく,効率的なハードウェア実装を実現するためのクロスレイヤアプローチを提案する。 我々は,クロス層実装を,元のアルゴリズムの直接ハードウェア実装と比較し,以前のサンプルバージョンを最適化した実装と比較する。 全ての実装は Xilinx Artix 7 FPGA を用いて評価される。 提案手法は,従来のアルゴリズムに比べて24倍のレイテンシと28倍のレイテンシを低下させることを示した。

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