論文の概要: Applying Machine Learning Models on Metrology Data for Predicting Device Electrical Performance

• arxiv url: http://arxiv.org/abs/2312.09462v1
• Date: Mon, 20 Nov 2023 10:55:09 GMT
• ステータス: 処理完了
• システム内更新日: 2024-01-15 14:12:56.491243
• Title: Applying Machine Learning Models on Metrology Data for Predicting Device Electrical Performance
• Title（参考訳）: デバイス電気性能予測のためのmetrologyデータへの機械学習モデルの適用
• Authors: Bappaditya Dey, Anh Tuan Ngo, Sara Sacchi, Victor Blanco, Philippe Leray, and Sandip Halder
• Abstract要約: ムーア・ローはトランジスタ密度が2年ごとに2倍になると述べているが、これは継続的な革新のために今日まで維持されている。 どのようなパターン化方式であっても、印刷パターンの品質を評価する上で最も重要な指標はEPEである。 オーバーレイエラーは、P2P電気接触の点で短絡や断線接続などのIC装置の致命的な故障を引き起こす可能性がある。
• 参考スコア（独自算出の注目度）: 0.10051474951635875
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Moore Law states that transistor density will double every two years, which is sustained until today due to continuous multi-directional innovations, such as extreme ultraviolet lithography, novel patterning techniques etc., leading the semiconductor industry towards 3nm node and beyond. For any patterning scheme, the most important metric to evaluate the quality of printed patterns is EPE, with overlay being its largest contribution. Overlay errors can lead to fatal failures of IC devices such as short circuits or broken connections in terms of P2P electrical contacts. Therefore, it is essential to develop effective overlay analysis and control techniques to ensure good functionality of fabricated semiconductor devices. In this work we have used an imec N14 BEOL process flow using LELE patterning technique to print metal layers with minimum pitch of 48nm with 193i lithography. FF structures are decomposed into two mask layers (M1A and M1B) and then the LELE flow is carried out to make the final patterns. Since a single M1 layer is decomposed into two masks, control of overlay between the two masks is critical. The goal of this work is of two-fold as, (a) to quantify the impact of overlay on capacitance and (b) to see if we can predict the final capacitance measurements with selected machine learning models at an early stage. To do so, scatterometry spectra are collected on these electrical test structures at (a)post litho, (b)post TiN hardmask etch, and (c)post Cu plating and CMP. Critical Dimension and overlay measurements for line-space pattern are done with SEM post litho, post etch and post Cu CMP. Various machine learning models are applied to do the capacitance prediction with multiple metrology inputs at different steps of wafer processing. Finally, we demonstrate that by using appropriate machine learning models we are able to do better prediction of electrical results.
• Abstract（参考訳）: ムーアの法則によれば、トランジスタ密度は2年ごとに2倍になり、極端紫外線リソグラフィや新しいパターニング技術など、半導体産業を3nmノード以降へと導くような、連続的な多方向性革新によって今日まで持続する。 任意のパターンスキームにおいて、印刷パターンの品質を評価する上で最も重要な指標はEPEであり、オーバーレイが最大の貢献である。 オーバーレイエラーは、P2P電気接触の点で短絡や断線接続などのIC装置の致命的な故障を引き起こす可能性がある。 したがって、製造半導体デバイスの機能性を確保するために、効果的なオーバーレイ解析と制御技術を開発することが不可欠である。 本研究では, LELEパターン法によるImec N14 BEOLプロセスフローを用いて, 最小ピッチ48nmの金属層を193iリソグラフィーで印刷した。 FF構造を2つのマスク層(M1A,M1B)に分解し、LELEフローを実行して最終パターンを作成する。 1つのM1層を2つのマスクに分解するので、2つのマスク間のオーバーレイの制御が重要である。 この作品の目標は次の2倍である。 (a)オーバーレイが容量および容量に与える影響を定量化する (b) 選択した機械学習モデルを用いて, 最終容量測定を早期に予測できることを確認する。 そのため、これらの電気的試験構造に散乱スペクトルを収集する。 (a)ポスト・リト。 (b)TiNハードマスクエッチング,及び (c)CuめっきとCMP 線空間パターンの臨界次元およびオーバーレイ測定は, SEM Post litho, post etch, post Cu CMP を用いて行う。 様々な機械学習モデルを用いて、ウェーハ処理の異なるステップで複数のメロロジー入力でキャパシタンス予測を行う。 最後に、適切な機械学習モデルを使用することで、電気的結果のより良い予測が可能になることを実証する。

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