論文の概要: A Heterogeneous RISC-V based SoC for Secure Nano-UAV Navigation

• arxiv url: http://arxiv.org/abs/2401.03531v1
• Date: Sun, 7 Jan 2024 16:03:47 GMT
• ステータス: 処理完了
• システム内更新日: 2024-01-09 18:27:51.689505
• Title: A Heterogeneous RISC-V based SoC for Secure Nano-UAV Navigation
• Title（参考訳）: 安全ナノUAVナビゲーションのための異種RISC-VベースのSoC
• Authors: Luca Valente, Alessandro Nadalini, Asif Veeran, Mattia Sinigaglia, Bruno Sa, Nils Wistoff, Yvan Tortorella, Simone Benatti, Rafail Psiakis, Ari Kulmala, Baker Mohammad, Sandro Pinto, Daniele Palossi, Luca Benini, Davide Rossi
• Abstract要約: ナノUAVは高度な計算能力を必要とする一方で、大きな電力とペイロードの制約に直面している。 9mm2200mWシステム・オン・ア・チップ(SoC)のShaheenについて紹介する。 Linux対応のRV64コアと、v1.0の承認されたハイパーバイザ拡張と、低コストで低消費電力のメモリコントローラを統合している。 同時に、汎用DSP向けに最適化されたRV32コアの完全プログラム可能なエネルギー効率と面積効率のマルチコアクラスタを統合している。
• 参考スコア（独自算出の注目度）: 40.8381466360025
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The rapid advancement of energy-efficient parallel ultra-low-power (ULP) ucontrollers units (MCUs) is enabling the development of autonomous nano-sized unmanned aerial vehicles (nano-UAVs). These sub-10cm drones represent the next generation of unobtrusive robotic helpers and ubiquitous smart sensors. However, nano-UAVs face significant power and payload constraints while requiring advanced computing capabilities akin to standard drones, including real-time Machine Learning (ML) performance and the safe co-existence of general-purpose and real-time OSs. Although some advanced parallel ULP MCUs offer the necessary ML computing capabilities within the prescribed power limits, they rely on small main memories (<1MB) and ucontroller-class CPUs with no virtualization or security features, and hence only support simple bare-metal runtimes. In this work, we present Shaheen, a 9mm2 200mW SoC implemented in 22nm FDX technology. Differently from state-of-the-art MCUs, Shaheen integrates a Linux-capable RV64 core, compliant with the v1.0 ratified Hypervisor extension and equipped with timing channel protection, along with a low-cost and low-power memory controller exposing up to 512MB of off-chip low-cost low-power HyperRAM directly to the CPU. At the same time, it integrates a fully programmable energy- and area-efficient multi-core cluster of RV32 cores optimized for general-purpose DSP as well as reduced- and mixed-precision ML. To the best of the authors' knowledge, it is the first silicon prototype of a ULP SoC coupling the RV64 and RV32 cores in a heterogeneous host+accelerator architecture fully based on the RISC-V ISA. We demonstrate the capabilities of the proposed SoC on a wide range of benchmarks relevant to nano-UAV applications. The cluster can deliver up to 90GOp/s and up to 1.8TOp/s/W on 2-bit integer kernels and up to 7.9GFLOp/s and up to 150GFLOp/s/W on 16-bit FP kernels.
• Abstract（参考訳）: エネルギー効率のよい並列超低出力(ULP)制御ユニット(MCU)の急速な進歩は、自律型ナノサイズの無人航空機(ナノUAV)の開発を可能にしている。 これらの10cm以下のドローンは、次世代のロボットヘルパーとユビキタススマートセンサーを表している。 しかし、ナノUAVは、リアルタイム機械学習(ML)パフォーマンスや汎用OSとリアルタイムOSの安全な共存など、標準的なドローンに似た高度なコンピューティング機能を必要とする一方で、大きな電力とペイロードの制約に直面している。 一部の高度な並列ULP MCUは、所定の電力制限内で必要なMLコンピューティング機能を提供するが、仮想化やセキュリティ機能を持たない小さなメインメモリ(1MB)とユコントローラクラスのCPUに依存しているため、単純なベアメタルランタイムしかサポートしていない。 本研究では,22nmFDXで実装した9mm2 200mW SoCのShaheenを紹介する。 最先端のMCUと異なり、ShaheenはLinux対応のRV64コアを統合し、v1.0の承認されたハイパーバイザ拡張に準拠し、CPUに直接512MBのオフチップ低消費電力のHyperRAMを出力する低コストで低消費電力のメモリコントローラを備えた。 同時に、汎用DSP向けに最適化されたRV32コアの完全プログラム可能なエネルギー効率と面積効率のマルチコアクラスタと、縮小および混合精度MLを統合している。 著者の知る限り、RISC-V ISAをベースとしたヘテロジニアスホスト+アクセラレータアーキテクチャにおいて、RV64とRV32コアを結合するULP SoCの最初のシリコンプロトタイプである。 提案するSoCのナノUAV応用に関する幅広いベンチマークにおける性能を実証する。 クラスタは最大90GOp/s、2ビット整数カーネルで最大1.8TOp/s/W、最大7.9GFLOp/s、16ビットFPカーネルで最大150GFLOp/s/Wを提供する。

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