論文の概要: RL-MUL 2.0: Multiplier Design Optimization with Parallel Deep Reinforcement Learning and Space Reduction

• arxiv url: http://arxiv.org/abs/2404.00639v2
• Date: Fri, 27 Dec 2024 13:26:58 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-12-30 17:21:19.575385
• Title: RL-MUL 2.0: Multiplier Design Optimization with Parallel Deep Reinforcement Learning and Space Reduction
• Title（参考訳）: RL-MUL 2.0:並列深部強化学習と空間削減による乗算器設計最適化
• Authors: Dongsheng Zuo, Jiadong Zhu, Yikang Ouyang, Yuzhe Ma,
• Abstract要約: 強化学習に基づく乗算器設計最適化フレームワークを提案する。 行列とテンソル表現を乗算器の圧縮木に用いて,畳み込みニューラルネットワークをエージェントネットワークとしてシームレスに統合する。 異なるビット幅の乗算器を用いた実験により, 提案手法により生成した乗算器は, 面積, パワー, 遅延の点で, ベースライン全体の設計よりも優れていた。
• 参考スコア（独自算出の注目度）: 8.093985979285533
• License:
• Abstract: Multiplication is a fundamental operation in many applications, and multipliers are widely adopted in various circuits. However, optimizing multipliers is challenging due to the extensive design space. In this paper, we propose a multiplier design optimization framework based on reinforcement learning. We utilize matrix and tensor representations for the compressor tree of a multiplier, enabling seamless integration of convolutional neural networks as the agent network. The agent optimizes the multiplier structure using a Pareto-driven reward customized to balance area and delay. Furthermore, we enhance the original framework with parallel reinforcement learning and design space pruning techniques and extend its capability to optimize fused multiply-accumulate (MAC) designs. Experiments conducted on different bit widths of multipliers demonstrate that multipliers produced by our approach outperform all baseline designs in terms of area, power, and delay. The performance gain is further validated by comparing the area, power, and delay of processing element arrays using multipliers from our approach and baseline approaches.
• Abstract（参考訳）: 乗算は多くのアプリケーションにおいて基本的な演算であり、乗算器は様々な回路で広く採用されている。 しかし、設計空間が広いため、乗算器の最適化は困難である。 本稿では,強化学習に基づく乗算器設計最適化フレームワークを提案する。 行列とテンソル表現を乗算器の圧縮木に用いて,畳み込みニューラルネットワークをエージェントネットワークとしてシームレスに統合する。 エージェントは、エリアと遅延のバランスをとるようにカスタマイズされたパレート駆動の報酬を使用して乗算器構造を最適化する。 さらに、並列強化学習と設計空間の刈り取り技術により、元のフレームワークを強化し、融合多重累積(MAC)設計を最適化する能力を拡張した。 異なるビット幅の乗算器を用いた実験により, 提案手法により生成した乗算器は, 面積, パワー, 遅延の点で, ベースライン全体の設計よりも優れていた。 提案手法とベースラインアプローチの乗算器を用いて, 処理要素列の面積, 出力, 遅延を比較検討することにより, 性能向上を更に検証する。

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