論文の概要: Logistic Map Pseudo Random Number Generator in FPGA

• arxiv url: http://arxiv.org/abs/2404.19246v1
• Date: Tue, 30 Apr 2024 04:03:31 GMT
• ステータス: 処理完了
• システム内更新日: 2024-05-01 15:33:46.269088
• Title: Logistic Map Pseudo Random Number Generator in FPGA
• Title（参考訳）: FPGAにおけるロジスティックマップ擬似乱数生成
• Authors: Mateo Jalen Andrew Calderon, Lee Jun Lei Lucas, Syarifuddin Azhar Bin Rosli, Stephanie See Hui Ying, Jarell Lim En Yu, Maoyang Xiang, T. Hui Teo,
• Abstract要約: 本研究は,FPGA上のHDLで実装されたロジスティックマップを用いた擬似ランダム数生成器(PRNG)を開発する。 ガウス分布を達成するために、その出力を中央極限定理関数を通して処理する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This project develops a pseudo-random number generator (PRNG) using the logistic map, implemented in Verilog HDL on an FPGA and processes its output through a Central Limit Theorem (CLT) function to achieve a Gaussian distribution. The system integrates additional FPGA modules for real-time interaction and visualisation, including a clock generator, UART interface, XADC, and a 7-segment display driver. These components facilitate the direct display of PRNG values on the FPGA and the transmission of data to a laptop for histogram analysis, verifying the Gaussian nature of the output. This approach demonstrates the practical application of chaotic systems for generating Gaussian-distributed pseudo-random numbers in digital hardware, highlighting the logistic map's potential in PRNG design.
• Abstract（参考訳）: 本研究は,FPGA上のVerilog HDLで実装されたロジスティックマップを用いた擬似ランダム数生成器(PRNG)を開発し,その出力を中央極限定理(CLT)関数で処理し,ガウス分布を実現する。 このシステムは、クロックジェネレータ、UARTインターフェース、XADC、および7セグメントディスプレイドライバを含む、リアルタイムのインタラクションと視覚化のための追加のFPGAモジュールを統合する。 これらのコンポーネントは、FPGA上のPRNG値の直接表示と、ヒストグラム解析のためにラップトップへのデータの送信を促進し、出力のガウス的性質を検証する。 このアプローチは、デジタルハードウェアにおいてガウス分布の擬似ランダム数を生成するためのカオスシステムの実用的応用を示し、PRNG設計におけるロジスティックマップの可能性を強調した。

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