論文の概要: Fast ML-driven Analog Circuit Layout using Reinforcement Learning and Steiner Trees

• arxiv url: http://arxiv.org/abs/2405.16951v1
• Date: Mon, 27 May 2024 08:42:42 GMT
• ステータス: 処理完了
• システム内更新日: 2024-05-28 16:21:29.714112
• Title: Fast ML-driven Analog Circuit Layout using Reinforcement Learning and Steiner Trees
• Title（参考訳）: 強化学習とスタイナーツリーを用いた高速ML駆動アナログ回路レイアウト
• Authors: Davide Basso, Luca Bortolussi, Mirjana Videnovic-Misic, Husni Habal,
• Abstract要約: 本稿では,アナログICのレイアウトフェーズにおいてしばしば発生するボトルネックを軽減するために,人工知能による手法を提案する。 フロアプランニング問題をマルコフ決定プロセスとして構成し、確立したトポロジカル制約の下での自動配置生成のための強化学習を活用する。
• 参考スコア（独自算出の注目度）: 0.3749861135832073
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: This paper presents an artificial intelligence driven methodology to reduce the bottleneck often encountered in the analog ICs layout phase. We frame the floorplanning problem as a Markov Decision Process and leverage reinforcement learning for automatic placement generation under established topological constraints. Consequently, we introduce Steiner tree-based methods for the global routing step and generate guiding paths to be used to connect every circuit block. Finally, by integrating these solutions into a procedural generation framework, we present a unified pipeline that bridges the divide between circuit design and verification steps. Experimental results demonstrate the efficacy in generating complete layouts, eventually reducing runtimes to 1.5% compared to manual efforts.
• Abstract（参考訳）: 本稿では,アナログICのレイアウトフェーズにおいてしばしば発生するボトルネックを軽減するために,人工知能による手法を提案する。 フロアプランニング問題をマルコフ決定プロセスとして構成し、確立したトポロジカル制約の下での自動配置生成のための強化学習を活用する。 その結果,大域的なルーティングステップのためのSteinerツリーベースの手法を導入し,各回路ブロックを接続するためのガイドパスを生成する。 最後に、これらのソリューションを手続き生成フレームワークに統合することにより、回路設計と検証ステップの分割を橋渡しする統一パイプラインを提案する。 実験の結果、完全なレイアウトの生成の有効性を示し、最終的には手作業と比較してランタイムを1.5%に削減した。

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