論文の概要: High-Performance FPGA-based Accelerator for Bayesian Neural Networks

• arxiv url: http://arxiv.org/abs/2105.09163v1
• Date: Wed, 12 May 2021 06:20:44 GMT
• ステータス: 処理完了
• システム内更新日: 2021-05-20 18:30:12.538103
• Title: High-Performance FPGA-based Accelerator for Bayesian Neural Networks
• Title（参考訳）: ベイジアンニューラルネットワークのための高性能fpgaベース加速器
• Authors: Hongxiang Fan, Martin Ferianc, Miguel Rodrigues, Hongyu Zhou, Xinyu Niu and Wayne Luk
• Abstract要約: 本研究は,モンテカルロ・ドロップアウトから推定されるBNNを高速化するFPGAベースのハードウェアアーキテクチャを提案する。 他の最先端のBNN加速器と比較して、提案された加速器は最大で4倍のエネルギー効率と9倍の計算効率を達成することができる。
• 参考スコア（独自算出の注目度）: 5.86877988129171
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Neural networks (NNs) have demonstrated their potential in a wide range of applications such as image recognition, decision making or recommendation systems. However, standard NNs are unable to capture their model uncertainty which is crucial for many safety-critical applications including healthcare and autonomous vehicles. In comparison, Bayesian neural networks (BNNs) are able to express uncertainty in their prediction via a mathematical grounding. Nevertheless, BNNs have not been as widely used in industrial practice, mainly because of their expensive computational cost and limited hardware performance. This work proposes a novel FPGA-based hardware architecture to accelerate BNNs inferred through Monte Carlo Dropout. Compared with other state-of-the-art BNN accelerators, the proposed accelerator can achieve up to 4 times higher energy efficiency and 9 times better compute efficiency. Considering partial Bayesian inference, an automatic framework is proposed, which explores the trade-off between hardware and algorithmic performance. Extensive experiments are conducted to demonstrate that our proposed framework can effectively find the optimal points in the design space.
• Abstract（参考訳）: ニューラルネットワーク(NN)は、画像認識、意思決定、レコメンデーションシステムなど、幅広いアプリケーションでその可能性を実証している。 しかし、標準NNは、医療や自動運転車を含む多くの安全上重要なアプリケーションにとって重要なモデル不確実性を捉えることができない。 対照的に、ベイジアンニューラルネットワーク(BNN)は数学的接地を通して予測の不確実性を表現することができる。 しかしながら、BNNは高価な計算コストと限られたハードウェア性能のため、工業的にはあまり使われていない。 本研究は,モンテカルロ・ドロップアウトから推定されるBNNを高速化するFPGAベースのハードウェアアーキテクチャを提案する。 他の最先端のbnn加速器と比較して、提案された加速器は最大4倍のエネルギー効率と9倍の計算効率を達成できる。 部分ベイズ推論を考慮し、ハードウェアとアルゴリズム性能のトレードオフを探求する自動フレームワークを提案する。 提案するフレームワークが設計空間の最適点を効果的に発見できることを実証するために大規模な実験を行った。

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