論文の概要: MaskedHLS: Domain-Specific High-Level Synthesis of Masked Cryptographic Designs

• arxiv url: http://arxiv.org/abs/2407.11806v1
• Date: Tue, 16 Jul 2024 14:57:15 GMT
• ステータス: 処理完了
• システム内更新日: 2024-07-17 14:23:08.645293
• Title: MaskedHLS: Domain-Specific High-Level Synthesis of Masked Cryptographic Designs
• Title（参考訳）: MaskedHLS:Masked暗号設計のドメイン特異的高レベル合成
• Authors: Nilotpola Sarma, Anuj Singh Thakur, Chandan Karfa,
• Abstract要約: 本稿では,PSCA保護マスクハードウェア実装に適したドメイン固有HLS手法を提案する。 レジはグリッチ・ロバスト・マスキング・ガジェットが必要とする特定の場所に配置され、セキュアなRTLとなる。 PreSENT CipherのS-boxとAES CanrightのS-boxを4つの最先端ガジェットで覆った実験の結果、MaskedHLSはレジスタが73.9%減少し、レイテンシが45.7%低下していることがわかった。
• 参考スコア（独自算出の注目度）: 0.5737287537823071
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The design and synthesis of masked cryptographic hardware implementations that are secure against power side-channel attacks (PSCAs) in the presence of glitches is a challenging task. High-Level Synthesis (HLS) is a promising technique for generating masked hardware directly from masked software, offering opportunities for design space exploration. However, conventional HLS tools make modifications that alter the guarantee against PSCA security via masking, resulting in an insecure RTL. Moreover, existing HLS tools can't place registers at designated places and balance parallel paths in a cryptographic design which is needed to stop glitch propagation. This paper introduces a domain-specific HLS approach tailored to obtain a PSCA secure masked hardware implementation directly from a masked software implementation. It places the registers at specific locations required by the glitch-robust masking gadgets, resulting in a secure RTL. Moreover, our tool automatically balances parallel paths and facilitates a reduction in latency while preserving the PSCA security guaranteed by masking. Experimental results with the PRESENT Cipher's S-box and AES Canright's S-box masked with four state-of-the-art gadgets, show that MaskedHLS produces RTLs with 73.9% decrease in registers and 45.7% decrease in latency on an average} compared to manual register insertions. The PSCA security of the MaskedHLS generated RTLs is also shown with TVLA test.
• Abstract（参考訳）: ガッチの存在下でのパワーサイドチャネル攻撃(PSCA)に対してセキュアなマスク付き暗号ハードウェアの実装の設計と合成は難しい課題である。 High-Level Synthesis (HLS)は、マスクされたソフトウェアから直接マスクされたハードウェアを生成するための有望な技術であり、設計空間探索の機会を提供する。 しかし、従来のHLSツールではマスクによるPSCAセキュリティの保証が変更され、安全でないRTLとなる。 さらに、既存のHLSツールは、glitchの伝播を止めるために必要な暗号設計において、指定された場所にレジスタを配置したり、並列パスのバランスをとることはできない。 本稿では,マスク付きソフトウェア実装から直接,PSCAセキュアマスクハードウェア実装を実現するために,ドメイン固有のHLS手法を提案する。 レジはグリッチ・ロバスト・マスキング・ガジェットが必要とする特定の場所に配置され、セキュアなRTLとなる。 さらに,パラレルパスを自動的にバランスさせ,マスキングによって保証されるPSCAセキュリティを保ちながらレイテンシの低減を図る。 PreSENT CipherのS-boxとAES CanrightのS-boxを4つの最先端ガジェットで覆い隠した実験の結果、MaskedHLSはレジスタの73.9%、平均で45.7%のレイテンシでRTLを生産していることがわかった。 MaskedHLS の生成した RTL の PSCA セキュリティも TVLA テストで示されている。

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