論文の概要: Security and Reliability Evaluation of Countermeasures implemented using High-Level Synthesis

• arxiv url: http://arxiv.org/abs/2312.06268v1
• Date: Mon, 11 Dec 2023 10:13:47 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-18 12:36:38.842641
• Title: Security and Reliability Evaluation of Countermeasures implemented using High-Level Synthesis
• Title（参考訳）: 高レベル合成による対策の安全性と信頼性評価
• Authors: Amalia Artemis Koufopoulou, Kalliopi Xevgeni, Athanasios Papadimitriou, Mihalis Psarakis, David Hely,
• Abstract要約: サイドチャネル分析(SCA)とフォールトインジェクション(FI)攻撃は強力なハードウェア攻撃である。 HLSツールにセキュリティと信頼性による最適化が欠如しているため、HLSベースの設計では、アルゴリズムの特性と対策が損なわれていないことを検証する必要がある。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: As the complexity of digital circuits increases, High-Level Synthesis (HLS) is becoming a valuable tool to increase productivity and design reuse by utilizing relevant Electronic Design Automation (EDA) flows, either for Application-Specific Integrated Circuits (ASIC) or for Field Programmable Gate Arrays (FPGA). Side Channel Analysis (SCA) and Fault Injection (FI) attacks are powerful hardware attacks, capable of greatly weakening the theoretical security levels of secure implementations. Furthermore, critical applications demand high levels of reliability including fault tolerance. The lack of security and reliability driven optimizations in HLS tools makes it necessary for the HLS-based designs to validate that the properties of the algorithm and the countermeasures have not been compromised due to the HLS flow. In this work, we provide results on the resilience evaluation of HLS-based FPGA implementations for the aforementioned threats. As a test case, we use multiple versions of an on-the-fly SBOX algorithm integrating different countermeasures (hiding and masking), written in C and implemented using Vivado HLS. We perform extensive evaluations for all the designs and their optimization scenarios. The results provide evidence of issues arising due to HLS optimizations on the security and the reliability of cryptographic implementations. Furthermore, the results put HLS algorithms to the test of designing secure accelerators and can lead to improving them towards the goal of increasing productivity in the domain of secure and reliable cryptographic implementations.
• Abstract（参考訳）: デジタル回路の複雑さが増大するにつれて、高レベル合成(HLS)は、アプリケーション専用集積回路(ASIC)やフィールドプログラムゲートアレイ(FPGA)など、関連する電子設計自動化(EDA)フローを活用することにより、生産性と設計の再利用を高める貴重なツールになりつつある。 サイドチャネル分析(SCA)とフォールトインジェクション(FI)攻撃は強力なハードウェア攻撃であり、安全な実装の理論的セキュリティレベルを大幅に弱めることができる。 さらに、クリティカルなアプリケーションには、耐障害性を含む高いレベルの信頼性が要求される。 HLSツールにセキュリティと信頼性による最適化が欠如しているため、HLSベースの設計では、アルゴリズムの特性と対策がHLSフローのために損なわれていないことを検証する必要がある。 本研究では、前述の脅威に対するHLSベースのFPGA実装のレジリエンス評価結果を提供する。 テストケースとして、C言語で書かれ、Vivado HLSを用いて実装された、さまざまな対策(隠蔽とマスキング)を統合したオンザフライSBOXアルゴリズムの複数バージョンを使用する。 全ての設計と最適化シナリオについて広範な評価を行う。 この結果から,HLS最適化による暗号実装の安全性と信頼性の証明が得られた。 さらに、HLSアルゴリズムはセキュアなアクセラレータを設計するテストにも適用され、セキュアで信頼性の高い暗号実装の領域における生産性向上という目標に向けて改善につながる可能性がある。

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