論文の概要: HOAA: Hybrid Overestimating Approximate Adder for Enhanced Performance Processing Engine

• arxiv url: http://arxiv.org/abs/2408.00806v1
• Date: Mon, 29 Jul 2024 15:47:51 GMT
• ステータス: 処理完了
• システム内更新日: 2024-08-05 15:40:20.127387
• Title: HOAA: Hybrid Overestimating Approximate Adder for Enhanced Performance Processing Engine
• Title（参考訳）: HOAA: 高性能処理エンジンのためのハイブリッド過大評価近似加算器
• Authors: Omkar Kokane, Prabhat Sati, Mukul Lokhande, Santosh Kumar Vishvakarma,
• Abstract要約: 新規な Plus One Adder設計はRCA鎖の増分加算器として提案され、入力 A, B, Cin と並行して、過剰 1 のフル加算器が組み込まれている。 Plus One Adderは動的に再構成可能なHOAAに統合され、正確なオーバー見積モードと近似オーバー見積モード間の実行時のインターオペラビリティを実現する。 提案手法では,面積効率が21%向上し,消費電力が33%減少した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: This paper presents the Hybrid Overestimating Approximate Adder designed to enhance the performance in processing engines, specifically focused on edge AI applications. A novel Plus One Adder design is proposed as an incremental adder in the RCA chain, incorporating a Full Adder with an excess 1 alongside inputs A, B, and Cin. The design approximates outputs to 2 bit values to reduce hardware complexity and improve resource efficiency. The Plus One Adder is integrated into a dynamically reconfigurable HOAA, allowing runtime interchangeability between accurate and approximate overestimation modes. The proposed design is demonstrated for multiple applications, such as Twos complement subtraction and Rounding to even, and the Configurable Activation function, which are critical components of the Processing engine. Our approach shows 21 percent improvement in area efficiency and 33 percent reduction in power consumption, compared to state of the art designs with minimal accuracy loss. Thus, the proposed HOAA could be a promising solution for resource-constrained environments, offering ideal trade-offs between hardware efficiency vs computational accuracy.
• Abstract（参考訳）: 本稿では,エッジAIアプリケーションに特化して,処理エンジンの性能向上を目的としたHybrid Overestating Approximate Adderを提案する。 新規な Plus One Adder設計はRCA鎖の増分加算器として提案され、入力 A, B, Cin と並行して、過剰 1 のフル加算器が組み込まれている。 この設計は、ハードウェアの複雑さを減らし、リソース効率を向上させるために出力を2ビット値に近似する。 Plus One Adderは動的に再構成可能なHOAAに統合され、正確なオーバー見積モードと近似オーバー見積モード間の実行時のインターオペラビリティを実現する。 提案手法は,Twos を補完するサブトラクションやラウンドリング,プロセスエンジンの重要なコンポーネントである Configurable Activation 関数など,複数のアプリケーションに対して実証されている。 提案手法では, 精度の低下が最小限に抑えられた最先端設計と比較して, 面積効率が21%向上し, 消費電力が33%低減した。 したがって、提案されたHOAAは、ハードウェア効率と計算精度の間の理想的なトレードオフを提供する、リソース制約のある環境のための有望なソリューションである可能性がある。

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