論文の概要: VerilogCoder: Autonomous Verilog Coding Agents with Graph-based Planning and Abstract Syntax Tree (AST)-based Waveform Tracing Tool
- arxiv url: http://arxiv.org/abs/2408.08927v1
- Date: Thu, 15 Aug 2024 20:06:06 GMT
- ステータス: 処理完了
- システム内更新日: 2024-08-20 23:26:14.980287
- Title: VerilogCoder: Autonomous Verilog Coding Agents with Graph-based Planning and Abstract Syntax Tree (AST)-based Waveform Tracing Tool
- Title（参考訳）: VerilogCoder:グラフベースプランニングとAST(Abstract Syntax Tree)ベースの波形追跡ツールを備えた自律的Verilog符号化エージェント
- Authors: Chia-Tung Ho, Haoxing Ren, Brucek Khailany,
- Abstract要約: We propose VerilogCoder, a system of multiple Artificial Intelligence (AI) agent for Verilog code generation。
提案手法は、構文的に94.2%、機能的に正当なVerilogコードを生成する。
- 参考スコア（独自算出の注目度）: 4.027984601764008
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Due to the growing complexity of modern Integrated Circuits (ICs), automating hardware design can prevent a significant amount of human error from the engineering process and result in less errors. Verilog is a popular hardware description language for designing and modeling digital systems; thus, Verilog generation is one of the emerging areas of research to facilitate the design process. In this work, we propose VerilogCoder, a system of multiple Artificial Intelligence (AI) agents for Verilog code generation, to autonomously write Verilog code and fix syntax and functional errors using collaborative Verilog tools (i.e., syntax checker, simulator, and waveform tracer). Firstly, we propose a task planner that utilizes a novel Task and Circuit Relation Graph retrieval method to construct a holistic plan based on module descriptions. To debug and fix functional errors, we develop a novel and efficient abstract syntax tree (AST)-based waveform tracing tool, which is integrated within the autonomous Verilog completion flow. The proposed methodology successfully generates 94.2% syntactically and functionally correct Verilog code, surpassing the state-of-the-art methods by 33.9% on the VerilogEval-Human v2 benchmark.
- Abstract（参考訳）: 現代の集積回路(IC)の複雑さが増大しているため、ハードウェア設計の自動化は、エンジニアリングプロセスからかなりの数のヒューマンエラーを防止し、結果としてエラーが少なくなる。
Verilogは、デジタルシステムを設計・モデル化するための一般的なハードウェア記述言語である。
本研究では,Verilogコード生成のためのマルチ人工知能(AI)エージェントのシステムであるVerilogCoderを提案し,協調的なVerilogツール(構文チェッカー,シミュレータ,波形トレーサなど)を用いて,Verilogコードを自律的に記述し,構文と関数的エラーを修正する。
まず,新しいタスク・アンド・サーキット関係グラフ検索手法を用いて,モジュール記述に基づく全体計画を構築するタスクプランナを提案する。
機能的エラーをデバッグし,修正するために,自律的なVerilog補完フローに統合された,新しい,効率的な抽象構文木(AST)ベースの波形追跡ツールを開発した。
提案手法は、VerilogEval-Human v2ベンチマークにおいて、最先端の手法を33.9%上回る94.2%の構文的、機能的に正当なVerilogコードを生成することに成功した。
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