論文の概要: A Hardware-Aware Gate Cutting Framework for Practical Quantum Circuit Knitting

• arxiv url: http://arxiv.org/abs/2409.03870v1
• Date: Thu, 5 Sep 2024 19:18:30 GMT
• ステータス: 処理完了
• システム内更新日: 2024-09-09 17:30:22.606039
• Title: A Hardware-Aware Gate Cutting Framework for Practical Quantum Circuit Knitting
• Title（参考訳）: 実用的量子回路編み用ハードウェア対応ゲートカットフレームワーク
• Authors: Xiangyu Ren, Mengyu Zhang, Antonio Barbalace,
• Abstract要約: 回路編みは、短期量子ハードウェアにおける数少ない物理量子ビットの制限を克服する有望な手法として出現する。 本稿では,回路編み物の実用性向上を目的としたハードウェア・アウェア・フレームワークを提案する。 提案手法は, 最先端手法と比較して, 最大64% (平均48%) の深度を減少させることを示した。
• 参考スコア（独自算出の注目度）: 0.9968037829925942
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Circuit knitting emerges as a promising technique to overcome the limitation of the few physical qubits in near-term quantum hardware by cutting large quantum circuits into smaller subcircuits. Recent research in this area has been primarily oriented towards reducing subcircuit sampling overhead. Unfortunately, these works neglect hardware information during circuit cutting, thus posing significant challenges to the follow on stages. In fact, direct compilation and execution of these partitioned subcircuits yields low-fidelity results, highlighting the need for a more holistic optimization strategy. In this work, we propose a hardware-aware framework aiming to advance the practicability of circuit knitting. Drawing a contrast with prior methodologies, the presented framework designs a cutting scheme that concurrently optimizes the number of gate cuttings and SWAP insertions during circuit cutting. In particular, we leverage the graph similarity between qubits interactions and chip layout as a heuristic guide to reduces potential SWAPs in the subsequent step of qubit routing. Building upon this, the circuit knitting framework we developed has been evaluated on several quantum algorithms, leading to reduction of total subcircuits depth by up to 64% (48% on average) compared to the state-of-the-art approach, and enhancing the relative fidelity up to 2.7$\times$.
• Abstract（参考訳）: 回路編みは、大規模な量子回路を小さなサブ回路に切断することで、短期量子ハードウェアにおける数少ない物理量子ビットの制限を克服する有望な技術として出現する。 この領域における最近の研究は、主に回路下サンプリングオーバーヘッドを減らすことを目的としている。 残念ながら、これらの作業は回路切断中にハードウェア情報を無視するので、ステージ上での重要な課題となっている。 実際、これらの分割されたサブ回路の直接コンパイルと実行は、より総合的な最適化戦略の必要性を浮き彫りにして、低忠実度の結果をもたらす。 本研究では,回路編み物の実用性向上を目的としたハードウェア・アウェア・フレームワークを提案する。 従来の手法とは対照的に,回路切断時のゲートカット数とSWAP挿入数を同時に最適化する切断方式を設計した。 特に、キュービット間相互作用とチップレイアウトのグラフ類似性をヒューリスティックガイドとして活用し、その後のキュービットルーティングのステップにおいて、潜在的SWAPを削減する。 これに基づいて、我々が開発した回路編みフレームワークは、いくつかの量子アルゴリズムで評価され、最先端のアプローチと比較して、全サブ回路の深さを最大64%(平均48%)減らし、相対忠実度を2.7$\times$まで向上させた。

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