論文の概要: Geometric Clustering for Hardware-Efficient Implementation of Chromatic Dispersion Compensation

• arxiv url: http://arxiv.org/abs/2409.10416v1
• Date: Mon, 16 Sep 2024 15:48:05 GMT
• ステータス: 処理完了
• システム内更新日: 2024-09-17 15:00:57.269989
• Title: Geometric Clustering for Hardware-Efficient Implementation of Chromatic Dispersion Compensation
• Title（参考訳）: クロマティック分散補償のハードウェア効率向上のための幾何学的クラスタリング
• Authors: Geraldo Gomes, Pedro Freire, Jaroslaw E. Prilepsky, Sergei K. Turitsyn,
• Abstract要約: 本稿では,コヒーレント受信機のCDCフィルタにおけるタップオーバーラップ効果に関する理論的解析を行う。 本稿では,この概念に基づく新しい時間領域クラスタ化等化器(TDCE)技術を紹介する。 我々は,繊維長最大640kmのハードウェアで実装したTDCEの並列化手法を開発した。
• 参考スコア（独自算出の注目度）: 2.8870882078316855
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Power efficiency remains a significant challenge in modern optical fiber communication systems, driving efforts to reduce the computational complexity of digital signal processing, particularly in chromatic dispersion compensation (CDC) algorithms. While various strategies for complexity reduction have been proposed, many lack the necessary hardware implementation to validate their benefits. This paper provides a theoretical analysis of the tap overlapping effect in CDC filters for coherent receivers, introduces a novel Time-Domain Clustered Equalizer (TDCE) technique based on this concept, and presents a Field-Programmable Gate Array (FPGA) implementation for validation. We developed an innovative parallelization method for TDCE, implementing it in hardware for fiber lengths up to 640 km. A fair comparison with the state-of-the-art frequency domain equalizer (FDE) under identical conditions is also conducted. Our findings highlight that implementation strategies, including parallelization and memory management, are as crucial as computational complexity in determining hardware complexity and energy efficiency. The proposed TDCE hardware implementation achieves up to 70.7\% energy savings and 71.4\% multiplier usage savings compared to FDE, despite its higher computational complexity.
• Abstract（参考訳）: 電力効率は現代の光ファイバー通信システムにおいて重要な課題であり、特に色分散補償(CDC)アルゴリズムにおいて、デジタル信号処理の計算複雑性を減らそうとしている。 複雑性低減のための様々な戦略が提案されているが、その多くがその利点を検証するために必要なハードウェア実装を欠いている。 本稿では,コヒーレント受信機のCDCフィルタにおけるタップオーバーラップ効果の理論的解析を行い,この概念に基づく新しい時間領域クラスタ化等化器(TDCE)技術を導入し,検証のためのフィールドプログラマブルゲートアレイ(FPGA)の実装を提案する。 我々は,繊維長最大640kmのハードウェアで実装したTDCEの並列化手法を開発した。 また、同じ条件下でのFDE(State-of-the-art frequency domain equalizer)との比較を行った。 並列化とメモリ管理を含む実装戦略は、ハードウェアの複雑さとエネルギー効率を決定する上で、計算の複雑さと同じくらい重要である。 提案したTDCEハードウェア実装は、計算複雑性が高いにもかかわらず、最大で70.7 %の省エネと71.4 %の乗算器の省エネを実現している。

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