論文の概要: The Graph's Apprentice: Teaching an LLM Low Level Knowledge for Circuit Quality Estimation

• arxiv url: http://arxiv.org/abs/2411.00843v1
• Date: Wed, 30 Oct 2024 04:20:10 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-11-05 14:51:28.409416
• Title: The Graph's Apprentice: Teaching an LLM Low Level Knowledge for Circuit Quality Estimation
• Title（参考訳）: グラフの精度:回路品質推定のためのLLM低レベル知識を教える
• Authors: Reza Moravej, Saurabh Bodhe, Zhanguang Zhang, Didier Chetelat, Dimitrios Tsaras, Yingxue Zhang, Hui-Ling Zhen, Jianye Hao, Mingxuan Yuan,
• Abstract要約: We introduced VeriDistill, the first end-to-end machine learning model that direct process raw Verilog code to predict circuit quality-of-result metrics。 本モデルでは,LLMに基づく低レベル回路インサイトを予測器に転送する,新しい知識蒸留法を採用している。 実験では、VeriDistillは大規模なVerilogデータセット上で最先端のベースラインを上回っている。
• 参考スコア（独自算出の注目度）: 34.37154877681809
• License:
• Abstract: Logic synthesis is a crucial phase in the circuit design process, responsible for transforming hardware description language (HDL) designs into optimized netlists. However, traditional logic synthesis methods are computationally intensive, restricting their iterative use in refining chip designs. Recent advancements in large language models (LLMs), particularly those fine-tuned on programming languages, present a promising alternative. In this paper, we introduce VeriDistill, the first end-to-end machine learning model that directly processes raw Verilog code to predict circuit quality-of-result metrics. Our model employs a novel knowledge distillation method, transferring low-level circuit insights via graphs into the predictor based on LLM. Experiments show VeriDistill outperforms state-of-the-art baselines on large-scale Verilog datasets and demonstrates robust performance when evaluated on out-of-distribution datasets.
• Abstract（参考訳）: 論理合成は回路設計プロセスにおいて重要なフェーズであり、ハードウェア記述言語(HDL)の設計を最適化されたネットリストに変換する。 しかし、従来の論理合成法は計算集約的であり、精製チップの設計における反復的な使用を制限する。 大規模言語モデル(LLM)の最近の進歩、特にプログラミング言語の微調整は、有望な代替手段である。 本稿では,回路品質の予測に生のVerilogコードを直接処理する,最初のエンドツーエンド機械学習モデルであるVeriDistillを紹介する。 本モデルでは,LLMに基づく低レベル回路インサイトを予測器に転送する,新しい知識蒸留法を採用している。 実験では、VeriDistillは大規模なVerilogデータセットで最先端のベースラインを上回り、アウト・オブ・ディストリビューションデータセットで評価した場合、ロバストなパフォーマンスを示す。

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