論文の概要: Machine Learning Framework for Early Power, Performance, and Area Estimation of RTL

• arxiv url: http://arxiv.org/abs/2502.16203v1
• Date: Sat, 22 Feb 2025 12:12:51 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-02-25 22:36:56.034425
• Title: Machine Learning Framework for Early Power, Performance, and Area Estimation of RTL
• Title（参考訳）: RTLの初期パワー, 性能, 面積推定のための機械学習フレームワーク
• Authors: Anindita Chattopadhyay, Vijay Kumar Sutrakar,
• Abstract要約: 本稿では,ハードウェア記述言語(HDL)コードから直接,電力,性能,面積(PPA)メトリクスを早期に推定する合成前フレームワークを提案する。 提案したモデルはRTLと後合成設計を橋渡しし、重要な指標を正確に予測するのに役立つ。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: A critical stage in the evolving landscape of VLSI design is the design phase that is transformed into register-transfer level (RTL), which specifies system functionality through hardware description languages like Verilog. Generally, evaluating the quality of an RTL design demands full synthesis via electronic design automation (EDA) tool is time-consuming process that is not well-suited to rapid design iteration and optimization. Although recent breakthroughs in machine Learning (ML) have brought early prediction models, these methods usually do not provide robust and generalizable solutions with respect to a wide range of RTL designs. This paper proposes a pre-synthesis framework that makes early estimation of power, performance and area (PPA) metrics directly from the hardware description language (HDL) code making direct use of library files instead of toggle files. The proposed framework introduces a bit-level representation referred to as the simple operator graph (SOG), which uses single-bit operators to generate a generalized and flexible structure that closely mirrors the characteristics of post synthesis design. The proposed model bridges the RTL and post-synthesis design, which will help in precisely predicting key metrics. The proposed tree-based ML framework shows superior predictive performance PPA estimation. Validation is carried out on 147 distinct RTL designs. The proposed model with 147 different designs shows accuracy of 98%, 98%, and 90% for WNS, TNS and power, respectively, indicates significant accuracy improvements relative to state-of-the-art methods.
• Abstract（参考訳）: VLSI設計の進化期における重要な段階は、Verilogのようなハードウェア記述言語を通じてシステム機能を指定するレジスタ転送レベル(RTL)に変換される設計段階である。 一般に、RTL設計の品質を評価するためには、電子設計自動化(EDA)ツールによる完全な合成が必要である。 最近の機械学習(ML)のブレークスルーは早期予測モデルをもたらしたが、これらの手法は通常、幅広いRTL設計に関して堅牢で一般化可能なソリューションを提供しない。 本稿では,ライブラリファイルを直接利用するハードウェア記述言語(HDL)コードから直接,電力,性能,面積(PPA)メトリクスを早期に推定する合成前フレームワークを提案する。 提案フレームワークでは、単一ビット演算子を用いて、ポスト合成設計の特徴を忠実に反映した一般化されたフレキシブルな構造を生成する、単純な演算子グラフ(SOG)と呼ばれるビットレベル表現を導入している。 提案したモデルはRTLと後合成設計を橋渡しし、重要な指標を正確に予測するのに役立つ。 The proposed tree-based ML framework shows superior predictive performance PPA estimation。 検証は147種類のRTL設計で行われている。 提案した147の異なる設計モデルでは, WNS, TNS, 電力の精度が98%, 98%, 90%であった。

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