論文の概要: Controller-decoder system requirements derived by implementing Shor's algorithm with surface code
- arxiv url: http://arxiv.org/abs/2412.00289v1
- Date: Fri, 29 Nov 2024 23:55:29 GMT
- ステータス: 翻訳完了
- システム内更新日: 2024-12-04 15:42:16.050366
- Title: Controller-decoder system requirements derived by implementing Shor's algorithm with surface code
- Title（参考訳）: Shorのアルゴリズムを表面コードで実装したコントローラ・デコーダシステム要件
- Authors: Yaniv Kurman, Lior Ella, Nir Halay, Oded Wertheim, Yonatan Cohen,
- Abstract要約: 量子誤り補正(Quantum Error Correction, QEC)は、量子優位性への最も有望な経路と考えられている。
コントローラデコーダのクローズドループレイテンシは数十マイクロ秒以内に留まり、デコードタスクを並列化することで達成可能であることを示す。
また、物理レベルでの完全フォールトトレラント分解回路をシミュレートし、物理誤差率0.1%、1000キュービットといった短期ハードウェアの性能が回路の動作を成功させるのに十分であることを示す。
- 参考スコア（独自算出の注目度）: 0.5592394503914488
- License:
- Abstract: Quantum Error Correction (QEC) is widely regarded as the most promising path towards quantum advantage, with significant advances in QEC codes, decoding algorithms, and physical implementations. The success of QEC relies on achieving quantum gate fidelities below the error threshold of the QEC code, while accurately decoding errors through classical processing of the QEC stabilizer measurements. In this paper, we uncover the critical system-level requirements from a controller-decoder system (CDS) necessary to successfully execute the next milestone in QEC, a non-Clifford circuit. Using a representative non-Clifford circuit, of Shor factorization algorithm for the number 21, we convert the logical-level circuit to a QEC surface code circuit and finally to the physical level circuit. By taking into account all realistic implementation aspects using typical superconducting qubit processor parameters, we reveal a broad range of core requirements from any CDS aimed at performing error corrected quantum computation. Our findings indicate that the controller-decoder closed-loop latency must remain within tens of microseconds, achievable through parallelizing decoding tasks and ensuring fast communication between decoders and the controller. Additionally, by extending existing simulation techniques, we simulate the complete fault-tolerant factorization circuit at the physical level, demonstrating that near-term hardware performance, such as a physical error rate of 0.1% and 1000 qubits, are sufficient for the successful execution of the circuit. These results are general to any non-Clifford QEC circuit of the same scale, providing a comprehensive overview of the classical components necessary for the experimental realization of non-Clifford circuits with QEC.
- Abstract（参考訳）: 量子誤り訂正(Quantum Error Correction, QEC)は量子優位への最も有望な道であり、QEC符号、復号アルゴリズム、物理実装に大きな進歩がある。
QECの成功はQECコードのエラーしきい値より低い量子ゲート忠実性を達成することに依存し、QEC安定化器測定の古典的な処理によってエラーを正確に復号する。
本稿では,非クリフォード回路であるQECにおける次のマイルストーンの実行を成功させるために必要なコントローラデコーダシステム(CDS)から,システムレベルの重要な要件を明らかにする。
数値21に対するショア因数分解アルゴリズムの代表的な非クリフォード回路を用いて、論理レベル回路をQEC表面コード回路に変換し、最終的に物理レベル回路に変換する。
典型的な超伝導量子ビットプロセッサパラメータを用いて、現実的な実装の側面をすべて考慮し、誤り訂正量子計算の実行を目的としたCDSの幅広いコア要件を明らかにする。
この結果から, コントローラデコーダのクローズドループレイテンシは数十マイクロ秒以内に留まり, 復号処理の並列化とデコーダとコントローラ間の通信の高速化が図られている。
さらに,既存のシミュレーション手法を拡張することにより,物理レベルの完全フォールトトレラント因子化回路をシミュレートし,物理誤差率0.1%,1000 qubitsなどの短期ハードウェア性能が回路の動作を成功させるのに十分であることを示す。
これらの結果は、同じスケールの任意の非クリフォードQEC回路に対して一般化され、QECによる非クリフォード回路の実験的実現に必要な古典的成分の包括的概要を提供する。
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