論文の概要: Aligning Netlist to Source Code using SynAlign

• arxiv url: http://arxiv.org/abs/2501.00921v1
• Date: Wed, 01 Jan 2025 18:40:05 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-01-05 17:13:13.053792
• Title: Aligning Netlist to Source Code using SynAlign
• Title（参考訳）: SynAlignを使ってNetlistをソースコードにアライメントする
• Authors: Sakshi Garg, Jose Renau,
• Abstract要約: SynAlignは、コンパイラや合成プロセスを変更することなく、最適化後のネットリストと元のソースコードを自動的に調整する。 この一貫性により、エンジニアは、修正された設計と、さまざまなツールにわたるオリジナルのソースコードとの相関を維持することができる。 注目すべきは、SynAlignはアライメント精度に影響を与えることなく、最大61%のデザイン変更を許容できることだ。
• 参考スコア（独自算出の注目度）: 0.27624021966289597
• License:
• Abstract: In current chip design processes, using multiple tools to obtain a gate-level netlist often results in the loss of source code correlation. SynAlign addresses this challenge by automating the alignment process, simplifying iterative design, reducing overhead, and maintaining correlation across various tools. This enhances the efficiency and effectiveness of chip design workflows. Improving characteristics such as frequency through iterative design is essential for enhancing accelerators and chip designs. While synthesis tools produce netlists with critical path information, designers often lack the tools to trace these netlist cells back to their original source code. Mapping netlist components to source code provides early feedback on timing and power for frontend designers. SynAlign automatically aligns post-optimized netlists with the original source code without altering compilers or synthesis processes. Its alignment strategy relies on the consistent design structure throughout the chip design cycle, even with changes in compiler flow. This consistency allows engineers to maintain a correlation between modified designs and the original source code across various tools. Remarkably, SynAlign can tolerate up to 61\% design net changes without impacting alignment accuracy.
• Abstract（参考訳）: 現在のチップ設計プロセスでは、ゲートレベルのネットリストを得るために複数のツールを使用すると、しばしばソースコードの相関が失われる。 SynAlignはこの課題に対処するため、アライメントプロセスの自動化、反復設計の簡略化、オーバーヘッドの削減、さまざまなツール間の相関を維持する。 これにより、チップ設計ワークフローの効率性と効率性が向上する。 繰り返し設計による周波数特性の向上は、加速器やチップ設計の強化に不可欠である。 合成ツールは重要な経路情報を持つネットリストを生成するが、設計者はこれらのネットリストセルを元のソースコードに遡るツールを欠いていることが多い。 ソースコードへのネットリストコンポーネントのマッピングは、フロントエンドデザイナのタイミングとパワーに関する早期フィードバックを提供する。 SynAlignは、コンパイラや合成プロセスを変更することなく、最適化後のネットリストと元のソースコードを自動的に調整する。 そのアライメント戦略は、コンパイラフローが変化しても、チップ設計サイクルを通して一貫した設計構造に依存している。 この一貫性により、エンジニアは、修正された設計と、さまざまなツールにわたるオリジナルのソースコードとの相関を維持することができる。 注目すべきは、SynAlignはアライメント精度に影響を与えることなく、最大61%のデザイン変更を許容できることだ。

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