Fugu-MT 論文翻訳(概要): RTLRewriter: Methodologies for Large Models aided RTL Code Optimization

論文の概要: RTLRewriter: Methodologies for Large Models aided RTL Code Optimization

arxiv url: http://arxiv.org/abs/2409.11414v1
Date: Wed, 4 Sep 2024 09:59:37 GMT
ステータス: 処理完了
システム内更新日: 2024-09-22 21:12:27.973953
Title: RTLRewriter: Methodologies for Large Models aided RTL Code Optimization
Title（参考訳）: RTLRewriter: RTLコードの最適化を支援する大規模モデルのための方法論
Authors: Xufeng Yao, Yiwen Wang, Xing Li, Yingzhao Lian, Ran Chen, Lei Chen, Mingxuan Yuan, Hong Xu, Bei Yu,
Abstract要約: 本稿では,RTLコードの最適化に大規模なモデルを活用する革新的なフレームワークであるRTLRewriterを紹介する。回路分割パイプラインを高速な合成と効率的な書き換えに利用する。特別な検索エンジンは、有用な最適化ガイド、アルゴリズム、コードスニペットを特定するように設計されている。
参考スコア（独自算出の注目度）: 21.61206887869307
License: http://creativecommons.org/publicdomain/zero/1.0/
Abstract: Register Transfer Level (RTL) code optimization is crucial for enhancing the efficiency and performance of digital circuits during early synthesis stages. Currently, optimization relies heavily on manual efforts by skilled engineers, often requiring multiple iterations based on synthesis feedback. In contrast, existing compiler-based methods fall short in addressing complex designs. This paper introduces RTLRewriter, an innovative framework that leverages large models to optimize RTL code. A circuit partition pipeline is utilized for fast synthesis and efficient rewriting. A multi-modal program analysis is proposed to incorporate vital visual diagram information as optimization cues. A specialized search engine is designed to identify useful optimization guides, algorithms, and code snippets that enhance the model ability to generate optimized RTL. Additionally, we introduce a Cost-aware Monte Carlo Tree Search (C-MCTS) algorithm for efficient rewriting, managing diverse retrieved contents and steering the rewriting results. Furthermore, a fast verification pipeline is proposed to reduce verification cost. To cater to the needs of both industry and academia, we propose two benchmarking suites: the Large Rewriter Benchmark, targeting complex scenarios with extensive circuit partitioning, optimization trade-offs, and verification challenges, and the Small Rewriter Benchmark, designed for a wider range of scenarios and patterns. Our comparative analysis with established compilers such as Yosys and E-graph demonstrates significant improvements, highlighting the benefits of integrating large models into the early stages of circuit design. We provide our benchmarks at https://github.com/yaoxufeng/RTLRewriter-Bench.
Abstract（参考訳）: レジスタ転送レベル(RTL)コードの最適化は、初期の合成段階でのディジタル回路の効率と性能を向上させるために重要である。現在、最適化は熟練したエンジニアによる手作業に大きく依存しており、しばしば合成フィードバックに基づいて複数のイテレーションを必要とする。対照的に、既存のコンパイラベースのメソッドは複雑な設計に対処するのに不足している。本稿では,RTLコードの最適化に大規模なモデルを活用する革新的なフレームワークであるRTLRewriterを紹介する。回路分割パイプラインを高速な合成と効率的な書き換えに利用する。最適化手法として重要な視覚図情報を含むマルチモーダルプログラム解析を提案する。専用検索エンジンは、最適化RTLを生成するモデル能力を向上する有用な最適化ガイド、アルゴリズム、コードスニペットを特定するように設計されている。さらに,コスト対応のモンテカルロ木探索 (C-MCTS) アルゴリズムを導入する。さらに,検証コストを低減するため,高速検証パイプラインを提案する。産業とアカデミックの両方のニーズに対応するために,大規模リライターベンチマーク(Large Rewriter Benchmark)と,より広い範囲のシナリオとパターンを対象としたスモールリライターベンチマーク(Small Rewriter Benchmark)という2つのベンチマークスイートを提案する。 Yosys や E-graph などの既存のコンパイラとの比較分析では,回路設計の初期段階に大規模なモデルを統合するメリットが強調されている。ベンチマークはhttps://github.com/yaoxufeng/RTLRewriter-Benchで公開しています。

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