論文の概要: Exploring the Potential of Wireless-enabled Multi-Chip AI Accelerators

• arxiv url: http://arxiv.org/abs/2501.17567v1
• Date: Wed, 29 Jan 2025 11:00:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-01-30 15:53:28.471087
• Title: Exploring the Potential of Wireless-enabled Multi-Chip AI Accelerators
• Title（参考訳）: 無線対応マルチチップAI加速器の可能性を探る
• Authors: Emmanuel Irabor, Mariam Musavi, Abhijit Das, Sergi Abadal,
• Abstract要約: 無線配線は、平均で10%、最大で20%のスピードアップにつながる可能性がある。 有線配線と無線配線の負荷分散の重要性を強調した。
• 参考スコア（独自算出の注目度）: 2.2305608711864555
• License:
• Abstract: The insatiable appetite of Artificial Intelligence (AI) workloads for computing power is pushing the industry to develop faster and more efficient accelerators. The rigidity of custom hardware, however, conflicts with the need for scalable and versatile architectures capable of catering to the needs of the evolving and heterogeneous pool of Machine Learning (ML) models in the literature. In this context, multi-chiplet architectures assembling multiple (perhaps heterogeneous) accelerators are an appealing option that is unfortunately hindered by the still rigid and inefficient chip-to-chip interconnects. In this paper, we explore the potential of wireless technology as a complement to existing wired interconnects in this multi-chiplet approach. Using an evaluation framework from the state-of-the-art, we show that wireless interconnects can lead to speedups of 10% on average and 20% maximum. We also highlight the importance of load balancing between the wired and wireless interconnects, which will be further explored in future work.
• Abstract（参考訳）: コンピューティングパワーに対する人工知能(AI)のワークロードの満足できない欲求は、業界により高速で効率的なアクセラレータの開発を促している。 しかし、カスタムハードウェアの剛性は、文学における進化的で異質な機械学習(ML)モデルの需要に対応できるスケーラブルで汎用的なアーキテクチャの必要性と矛盾する。 この文脈では、複数の(おそらく不均一な)加速器を組み立てるマルチチップアーキテクチャは、残念なことに、頑丈で非効率なチップ対チップの相互接続によって妨げられる魅力的な選択肢である。 本稿では,このマルチチップ方式において,既存の有線配線を補完する無線技術の可能性について検討する。 現状からの評価フレームワークを用いて、無線配線が平均で10%、最大で20%のスピードアップにつながることを示す。 また,有線配線と無線配線のロードバランシングの重要性も強調する。

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