論文の概要: Hardware-Efficient Photonic Tensor Core: Accelerating Deep Neural Networks with Structured Compression

• arxiv url: http://arxiv.org/abs/2502.01670v2
• Date: Wed, 23 Jul 2025 07:39:55 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-07-24 14:06:48.993374
• Title: Hardware-Efficient Photonic Tensor Core: Accelerating Deep Neural Networks with Structured Compression
• Title（参考訳）: ハードウェア効率の良いフォトニックテンソルコア:構造化圧縮によるディープニューラルネットワークの高速化
• Authors: Shupeng Ning, Hanqing Zhu, Chenghao Feng, Jiaqi Gu, David Z. Pan, Ray T. Chen,
• Abstract要約: 本稿では,構造圧縮型光ニューラルネットワーク(StrC-ONN)アーキテクチャのためのブロック循環型フォトニックテンソルコアを提案する。 この研究は、実用的でスケーラブルなONNへの新たな道筋を探求し、将来の計算効率の課題に対処するための有望な道筋を浮き彫りにしている。
• 参考スコア（独自算出の注目度）: 15.665630650382226
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: The rapid growth in computing demands, particularly driven by artificial intelligence applications, has begun to exceed the capabilities of traditional electronic hardware. Optical computing offers a promising alternative due to its parallelism, high computational speed, and low power consumption. However, existing photonic integrated circuits are constrained by large footprints, costly electro-optical interfaces, and complex control mechanisms, limiting the practical scalability of optical neural networks (ONNs). To address these limitations, we introduce a block-circulant photonic tensor core for a structure-compressed optical neural network (StrC-ONN) architecture. The structured compression technique substantially reduces both model complexity and hardware resources without sacrificing the versatility of neural networks, and achieves accuracy comparable to uncompressed models. Additionally, we propose a hardware-aware training framework to compensate for on-chip nonidealities to improve model robustness and accuracy. Experimental validation through image processing and classification tasks demonstrates that our StrC-ONN achieves a reduction in trainable parameters of up to 74.91%,while still maintaining competitive accuracy levels. Performance analyses further indicate that this hardware-software co-design approach is expected to yield a 3.56 times improvement in power efficiency. By reducing both hardware requirements and control complexity across multiple dimensions, this work explores a new pathway toward practical and scalable ONNs, highlighting a promising route to address future computational efficiency challenges.
• Abstract（参考訳）: コンピュータの需要の急激な増加、特に人工知能の応用により、従来の電子ハードウェアの能力を超え始めている。 光コンピューティングはその並列性、高い計算速度、低消費電力のために有望な代替手段を提供する。 しかし、既存のフォトニック集積回路は、大きなフットプリント、高価な電気光学インタフェース、複雑な制御機構によって制約されており、光学ニューラルネットワーク(ONN)の実用的スケーラビリティが制限されている。 これらの制約に対処するために、構造圧縮型光ニューラルネットワーク(StrC-ONN)アーキテクチャのためのブロック循環型フォトニックテンソルコアを導入する。 構造化圧縮技術は、ニューラルネットワークの汎用性を犠牲にすることなく、モデル複雑さとハードウェアリソースの両方を大幅に削減し、非圧縮モデルに匹敵する精度を達成する。 さらに,オンチップの非理想性を補うハードウェア・アウェア・トレーニング・フレームワークを提案し,モデルの堅牢性と精度を向上させる。 画像処理と分類タスクによる実験的検証により、StrC-ONNは最大74.91%のトレーニング可能なパラメータを減少させながら、競争精度を維持していることが示された。 性能分析は、このハードウェアとソフトウェアの共同設計アプローチが電力効率の3.56倍の改善をもたらすことを示唆している。 ハードウェア要件と複数の次元にわたる制御複雑性の両方を削減することで、本研究は実用的でスケーラブルなNNへの新たな経路を探究し、将来の計算効率の課題に対処するための有望な道筋を浮き彫りにしている。

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