論文の概要: Silicon photonic subspace neural chip for hardware-efficient deep learning

• arxiv url: http://arxiv.org/abs/2111.06705v1
• Date: Thu, 11 Nov 2021 06:34:05 GMT
• ステータス: 処理完了
• システム内更新日: 2021-11-15 14:51:55.089133
• Title: Silicon photonic subspace neural chip for hardware-efficient deep learning
• Title（参考訳）: ハードウェア効率の深いディープラーニングのためのシリコンフォトニックサブスペースニューラルチップ
• Authors: Chenghao Feng, Jiaqi Gu, Hanqing Zhu, Zhoufeng Ying, Zheng Zhao, David Z. Pan and Ray T. Chen
• Abstract要約: 光ニューラルネットワーク(ONN)は次世代のニューロコンピューティングの候補として期待されている。 ハードウェア効率の良いフォトニックサブスペースニューラルネットワークアーキテクチャを考案する。 我々は,バタフライ型プログラマブルシリコンフォトニック集積回路上でPSNNを実験的に実証した。
• 参考スコア（独自算出の注目度）: 11.374005508708995
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: As deep learning has shown revolutionary performance in many artificial intelligence applications, its escalating computation demand requires hardware accelerators for massive parallelism and improved throughput. The optical neural network (ONN) is a promising candidate for next-generation neurocomputing due to its high parallelism, low latency, and low energy consumption. Here, we devise a hardware-efficient photonic subspace neural network (PSNN) architecture, which targets lower optical component usage, area cost, and energy consumption than previous ONN architectures with comparable task performance. Additionally, a hardware-aware training framework is provided to minimize the required device programming precision, lessen the chip area, and boost the noise robustness. We experimentally demonstrate our PSNN on a butterfly-style programmable silicon photonic integrated circuit and show its utility in practical image recognition tasks.
• Abstract（参考訳）: ディープラーニングは多くの人工知能アプリケーションで革命的なパフォーマンスを示しているため、計算要求のエスカレートには、大量の並列処理とスループット向上のためのハードウェアアクセラレータが必要である。 光ニューラルネットワーク(onn)は、高並列性、低レイテンシ、低エネルギー消費のため、次世代ニューロコンピューティングの有望な候補である。 本稿では,従来のonnアーキテクチャに比べて光学部品使用率,面積コスト,エネルギー消費量の低減を目標とした,ハードウェア効率の高いフォトニックサブスペースニューラルネットワーク(psnn)アーキテクチャを考案する。 さらに、必要なデバイスプログラミング精度を最小化し、チップ面積を小さくし、ノイズ堅牢性を高めるため、ハードウェア対応のトレーニングフレームワークが提供される。 我々は,バタフライ型プログラマブルシリコンフォトニック集積回路を用いたPSNN実験を行い,その実用的画像認識における有用性を示した。

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