論文の概要: Toward Automated Potential Primary Asset Identification in Verilog Designs

• arxiv url: http://arxiv.org/abs/2502.04648v1
• Date: Fri, 07 Feb 2025 04:17:25 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-02-10 14:54:59.623864
• Title: Toward Automated Potential Primary Asset Identification in Verilog Designs
• Title（参考訳）: Verilog設計におけるポテンシャル一次集合の自動同定に向けて
• Authors: Subroto Kumer Deb Nath, Benjamin Tan,
• Abstract要約: 設計におけるセキュリティ資産を知ることは、下流のセキュリティ分析に不可欠である。 本稿では,Verilog設計における潜在的なセキュリティ資産を初期識別する自動化手法を提案する。
• 参考スコア（独自算出の注目度）: 4.526103806673449
• License:
• Abstract: With greater design complexity, the challenge to anticipate and mitigate security issues provides more responsibility for the designer. As hardware provides the foundation of a secure system, we need tools and techniques that support engineers to improve trust and help them address security concerns. Knowing the security assets in a design is fundamental to downstream security analyses, such as threat modeling, weakness identification, and verification. This paper proposes an automated approach for the initial identification of potential security assets in a Verilog design. Taking inspiration from manual asset identification methodologies, we analyze open-source hardware designs in three IP families and identify patterns and commonalities likely to indicate structural assets. Through iterative refinement, we provide a potential set of primary security assets and thus help to reduce the manual search space.
• Abstract（参考訳）: 設計の複雑さが大きくなると、セキュリティ上の問題を予想し緩和するという課題がデザイナにより多くの責任を与えます。 ハードウェアはセキュアなシステムの基礎を提供するので、エンジニアが信頼を改善し、セキュリティ上の懸念に対処するためのツールや技術が必要です。 設計におけるセキュリティ資産を知ることは、脅威モデリング、弱点の識別、検証など、下流のセキュリティ分析に不可欠である。 本稿では,Verilog設計における潜在的なセキュリティ資産を初期識別する自動化手法を提案する。 手動の資産識別手法からインスピレーションを得て、3つのIPファミリーのオープンソースハードウェア設計を分析し、構造資産を示す可能性のあるパターンや共通点を特定する。 反復的な改善を通じて、主要なセキュリティ資産の潜在的なセットを提供し、手作業による検索スペースの削減に役立てる。

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