論文の概要: NVR: Vector Runahead on NPUs for Sparse Memory Access

• arxiv url: http://arxiv.org/abs/2502.13873v2
• Date: Mon, 17 Mar 2025 20:31:46 GMT
• ステータス: 翻訳完了
• システム内更新日: 2025-03-19 14:11:42.726599
• Title: NVR: Vector Runahead on NPUs for Sparse Memory Access
• Title（参考訳）: NVR: 疎メモリアクセスのためのNPU上でのベクトルランナヘッド
• Authors: Hui Wang, Zhengpeng Zhao, Jing Wang, Yushu Du, Yuan Cheng, Bing Guo, He Xiao, Chenhao Ma, Xiaomeng Han, Dean You, Jiapeng Guan, Ran Wei, Dawei Yang, Zhe Jiang,
• Abstract要約: スパースDNNワークロードにおけるキャッシュミス問題に対処するために,NPUに適したプリフェッチ機構であるNPU Vector Runahead(NVR)を提案する。 NVRは汎用プロセッサのSOTAプリフェッチに比べて平均90%のキャッシュミス削減を実現している。 評価の結果、16KBのキャッシュを拡張すれば、L2キャッシュサイズを同じ量に増やすよりもパフォーマンスが5倍向上することがわかった。
• 参考スコア（独自算出の注目度）: 22.34526438317734
• License:
• Abstract: Deep Neural Networks are increasingly leveraging sparsity to reduce the scaling up of model parameter size. However, reducing wall-clock time through sparsity and pruning remains challenging due to irregular memory access patterns, leading to frequent cache misses. In this paper, we present NPU Vector Runahead (NVR), a prefetching mechanism tailored for NPUs to address cache miss problems in sparse DNN workloads. Rather than optimising memory patterns with high overhead and poor portability, NVR adapts runahead execution to the unique architecture of NPUs. NVR provides a general micro-architectural solution for sparse DNN workloads without requiring compiler or algorithmic support, operating as a decoupled, speculative, lightweight hardware sub-thread alongside the NPU, with minimal hardware overhead (under 5%). NVR achieves an average 90% reduction in cache misses compared to SOTA prefetching in general-purpose processors, delivering 4x average speedup on sparse workloads versus NPUs without prefetching. Moreover, we investigate the advantages of incorporating a small cache (16KB) into the NPU combined with NVR. Our evaluation shows that expanding this modest cache delivers 5x higher performance benefits than increasing the L2 cache size by the same amount.
• Abstract（参考訳）: ディープニューラルネットワークは、モデルパラメータサイズのスケールアップを削減すべく、スパーシティを活用している。 しかし、不規則なメモリアクセスパターンのため、パリティとプルーニングによるウォールクロック時間の短縮は依然として困難であり、キャッシュミスが頻発する。 本稿では,スパースDNNワークロードにおけるキャッシュミス問題に対処するために,NPUのプリフェッチ機構であるNPU Vector Runahead(NVR)を提案する。 高オーバーヘッドでポータビリティの低いメモリパターンを最適化する代わりに、NVRはRunaheadの実行をNPUのユニークなアーキテクチャに適応させる。 NVRは、コンパイラやアルゴリズムのサポートを必要とせずに、DNNワークロードを疎結合で投機的で軽量なハードウェアサブスレッドとして、NPUと並行して動作し、最小限のハードウェアオーバーヘッド(5%以下)で、一般的なマイクロアーキテクチャソリューションを提供する。 NVRは汎用プロセッサのSOTAプリフェッチと比較して平均90%のキャッシュミス削減を実現している。 さらに,NPUとNVRの組み合わせにより,小さなキャッシュ(16KB)をNPUに組み込むことの利点について検討した。 評価の結果,このモデムキャッシュの拡張はL2キャッシュサイズを同じ量で増加させるよりも5倍高い性能をもたらすことがわかった。

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